La fabricación de dispositivos semiconductores es el proceso utilizado para fabricar dispositivos semiconductores , típicamente circuitos integrados (CI), como procesadores de computadoras , microcontroladores y chips de memoria (como flash NAND y DRAM ). Es un proceso fotolitográfico y fisicoquímico de varios pasos (con pasos como oxidación térmica , deposición de película delgada, implantación de iones, grabado) durante el cual se crean gradualmente circuitos electrónicos en una oblea , generalmente hecha de material semiconductor monocristalino puro . Casi siempre se utiliza silicio , pero se utilizan varios semiconductores compuestos para aplicaciones especializadas.
El proceso de fabricación se lleva a cabo en plantas de fabricación de semiconductores altamente especializadas , también llamadas fundiciones o "fabs", [ 1] siendo la parte central la " sala limpia ". En dispositivos semiconductores más avanzados, como los nodos modernos de 14/10/7 nm , la fabricación puede tardar hasta 15 semanas, siendo de 11 a 13 semanas el promedio de la industria. [2] La producción en instalaciones de fabricación avanzadas está completamente automatizada, con sistemas automatizados de manipulación de materiales que se encargan del transporte de obleas de una máquina a otra. [3]
Una oblea suele tener varios circuitos integrados, que se denominan matrices , ya que son piezas cortadas a partir de una única oblea. Las matrices individuales se separan de una oblea terminada en un proceso denominado singulación de matrices , también llamado corte de obleas. A continuación, las matrices pueden someterse a un mayor ensamblaje y empaquetado. [4]
Dentro de las plantas de fabricación, las obleas se transportan dentro de cajas de plástico selladas especiales llamadas FOUP . [3] Las FOUP en muchas fábricas contienen una atmósfera interna de nitrógeno [5] [6] que ayuda a evitar que el cobre se oxide en las obleas. El cobre se utiliza en semiconductores modernos para cableado. [7] El interior del equipo de procesamiento y las FOUP se mantiene más limpio que el aire circundante en la sala limpia. Esta atmósfera interna se conoce como minientorno y ayuda a mejorar el rendimiento, que es la cantidad de dispositivos de trabajo en una oblea. Este minientorno está dentro de un EFEM (módulo frontal del equipo) [8] que permite que una máquina reciba FOUP e introduzca obleas de las FOUP en la máquina. Además, muchas máquinas también manejan obleas en entornos limpios de nitrógeno o vacío para reducir la contaminación y mejorar el control del proceso. [3] Las plantas de fabricación necesitan grandes cantidades de nitrógeno líquido para mantener la atmósfera dentro de la maquinaria de producción y las FOUP, que se purgan constantemente con nitrógeno. [5] [6] También puede haber una cortina de aire o una malla [9] entre el FOUP y el EFEM que ayuda a reducir la cantidad de humedad que ingresa al FOUP y mejora el rendimiento. [10] [11]
Las empresas que fabrican máquinas utilizadas en el proceso de fabricación de semiconductores industriales incluyen ASML , Applied Materials , Tokyo Electron y Lam Research .
El tamaño de las características se determina por el ancho de las líneas más pequeñas que se pueden modelar en un proceso de fabricación de semiconductores; esta medida se conoce como ancho de línea. [12] [13] La modelización a menudo se refiere a la fotolitografía que permite definir un diseño o patrón de dispositivo en el dispositivo durante la fabricación. [14] F 2 se utiliza como una medida de área para diferentes partes de un dispositivo semiconductor, en función del tamaño de las características de un proceso de fabricación de semiconductores. Muchos dispositivos semiconductores se diseñan en secciones llamadas celdas, y cada celda representa una pequeña parte del dispositivo, como una celda de memoria para almacenar datos. Por lo tanto, F 2 se utiliza para medir el área ocupada por estas celdas o secciones. [15]
Cada proceso de fabricación de semiconductores tiene reglas específicas sobre el tamaño mínimo (ancho o dimensión crítica/CD) y el espaciado de las características en cada capa del chip. [16] Normalmente, un nuevo proceso de fabricación de semiconductores tiene tamaños mínimos más pequeños y un espaciado más ajustado. En algunos casos, esto permite una simple reducción de la matriz de un diseño de chip que se produce actualmente para reducir los costos, mejorar el rendimiento [16] y aumentar la densidad de transistores (número de transistores por unidad de área) sin el gasto de un nuevo diseño.
Los primeros procesos de semiconductores tenían nombres arbitrarios para las generaciones (a saber, HMOS I/II/III/IV y CHMOS III/III-E/IV/V). Más tarde, cada nuevo proceso de generación se conoció como un nodo tecnológico [17] o nodo de proceso , [18] [19] designado por el tamaño mínimo de la característica del proceso en nanómetros (o históricamente micrómetros ) de la longitud de la compuerta del transistor del proceso , como el " proceso de 90 nm ". Sin embargo, este no ha sido el caso desde 1994, [20] y el número de nanómetros utilizado para nombrar los nodos de proceso (consulte la Hoja de ruta tecnológica internacional para semiconductores ) se ha convertido más en un término de marketing que no tiene una relación estandarizada con los tamaños de las características funcionales o con la densidad de transistores (número de transistores por unidad de área). [21]
Inicialmente, la longitud de la compuerta del transistor era menor que la sugerida por el nombre del nodo de proceso (por ejemplo, nodo de 350 nm); sin embargo, esta tendencia se revirtió en 2009. [20] Los tamaños de las características no pueden tener conexión con los nanómetros (nm) utilizados en marketing. Por ejemplo, el antiguo proceso de 10 nm de Intel en realidad tiene características (las puntas de las aletas FinFET ) con un ancho de 7 nm, por lo que el proceso de 10 nm de Intel es similar en densidad de transistores al proceso de 7 nm de TSMC . Como otro ejemplo, los procesos de 12 y 14 nm de GlobalFoundries tienen tamaños de características similares. [22] [23] [21]
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En 1955, Carl Frosch y Lincoln Derick accidentalmente hicieron crecer una capa de dióxido de silicio sobre la oblea de silicio, para la cual observaron efectos de pasivación de la superficie. [25] [26] En 1957, Frosch y Derick, utilizando enmascaramiento y predeposición, pudieron fabricar transistores de dióxido de silicio; los primeros transistores de efecto de campo planares, en los que el drenaje y la fuente estaban adyacentes en la misma superficie. [27] En Bell Labs, la importancia de la técnica y los transistores de Frosch y Derick se comprendió de inmediato. Los resultados de su trabajo circularon por Bell Labs en forma de memorandos BTL antes de ser publicados en 1957. En Shockley Semiconductor , Shockley había hecho circular la preimpresión de su artículo en diciembre de 1956 a todo su personal superior, incluido Jean Hoerni , [28] [29] [30] [31] quien más tarde inventaría el proceso planar en 1959 mientras estaba en Fairchild Semiconductor . [32] [33]
En 1948, Bardeen patentó un transistor de puerta aislada (IGFET) con una capa de inversión, el concepto de Bardeen, forma la base de la tecnología CMOS actual. [34] Chih-Tang Sah y Frank Wanlass desarrollaron un tipo mejorado de tecnología MOSFET , CMOS , en Fairchild Semiconductor en 1963. [35] [36] CMOS fue comercializado por RCA a fines de la década de 1960. [35] RCA utilizó comercialmente CMOS para sus circuitos integrados de la serie 4000 en 1968, comenzando con un proceso de 20 μm antes de escalar gradualmente a un proceso de 10 μm durante los siguientes años. [37] Muchos de los primeros fabricantes de dispositivos semiconductores desarrollaron y construyeron sus propios equipos, como implantadores de iones. [38]
En 1963, Harold M. Manasevit fue el primero en documentar el crecimiento epitaxial de silicio sobre zafiro mientras trabajaba en la división Autonetics de North American Aviation (ahora Boeing ). En 1964, publicó sus hallazgos con su colega William Simpson en el Journal of Applied Physics . [39] En 1965, CW Mueller y PH Robinson fabricaron un MOSFET (transistor de efecto de campo de metal-óxido-semiconductor) utilizando el proceso de silicio sobre zafiro en los Laboratorios RCA . [40]
Desde entonces, la fabricación de dispositivos semiconductores se ha extendido desde Texas y California en la década de 1960 al resto del mundo, incluidos Asia , Europa y Oriente Medio .
El tamaño de las obleas ha crecido con el tiempo, desde 25 mm en 1960, a 50 mm en 1969, 100 mm en 1976, 125 mm en 1981, 150 mm en 1983 y 200 mm en 1992. [41] [42]
En la era de las obleas de 2 pulgadas, estas se manipulaban manualmente con pinzas y se sostenían manualmente durante el tiempo necesario para un proceso determinado. Las pinzas fueron reemplazadas por varillas de vacío, ya que generan menos partículas [43] que pueden contaminar las obleas. Los portadores de obleas o casetes, que pueden contener varias obleas a la vez, se desarrollaron para transportar varias obleas entre los pasos del proceso, pero las obleas tenían que retirarse individualmente del portador, procesarse y devolverse al portador, por lo que se desarrollaron portadores resistentes al ácido para eliminar este proceso que consume mucho tiempo, por lo que todo el casete con obleas se sumergió en tanques de grabado húmedo y limpieza húmeda. Cuando los tamaños de las obleas aumentaron a 100 mm, a menudo no se sumergía todo el casete de manera tan uniforme y la calidad de los resultados en toda la oblea se volvió difícil de controlar. Cuando llegaron las obleas de 150 mm, los casetes no se sumergían y solo se usaban como portadores y soportes de obleas para almacenar obleas, y la robótica se volvió predominante para manipular obleas. Con obleas de 200 mm, la manipulación manual de casetes de obleas se vuelve riesgosa porque son más pesadas. [44]
En la década de 1970, varias empresas migraron su tecnología de fabricación de semiconductores de bipolar a tecnología CMOS. [45] Los equipos de fabricación de semiconductores se consideran costosos desde 1978. [46]
En 1984, KLA desarrolló la primera herramienta automática de inspección de retícula y fotomáscara. [47] En 1985, KLA desarrolló una herramienta de inspección automática para obleas de silicio, que reemplazó la inspección manual con microscopio. [48]
En 1985, STmicroelectronics inventó BCD, también llamado BCDMOS, un proceso de fabricación de semiconductores que utiliza dispositivos bipolares , CMOS y LDMOS . [49] También se puede realizar con dispositivos bipolares, CMOS y DMOS. [50] Applied Materials desarrolló la primera herramienta práctica de procesamiento de obleas multicámara o en clúster, la Precision 5000. [51]
Hasta la década de 1980, la deposición física de vapor era la técnica principal utilizada para depositar materiales sobre obleas, hasta la llegada de la deposición química de vapor. [52] Los equipos con bombas de difusión fueron reemplazados por aquellos que utilizan bombas turbomoleculares, ya que estas últimas no utilizan aceite que a menudo contamina las obleas durante el procesamiento al vacío. [53]
Las obleas de 200 mm de diámetro se utilizaron por primera vez en 1990 para fabricar chips. Estas se convirtieron en el estándar hasta la introducción de obleas de 300 mm de diámetro en 2000. [54] [55] Se utilizaron herramientas de puente en la transición de obleas de 150 mm a obleas de 200 mm [56] y en la transición de obleas de 200 mm a obleas de 300 mm. [57] [58] La industria de semiconductores ha adoptado obleas más grandes para hacer frente a la mayor demanda de chips, ya que las obleas más grandes proporcionan más área de superficie por oblea. [59] Con el tiempo, la industria cambió a obleas de 300 mm, lo que trajo consigo la adopción de FOUP, [60] pero muchos productos que no son avanzados todavía se producen en obleas de 200 mm, como circuitos integrados analógicos, chips de RF, circuitos integrados de potencia, dispositivos BCDMOS y MEMS. [61] Algunos procesos como la limpieza, [62] la implantación de iones, [63] [64] el grabado, [65] el recocido [66] y la oxidación [67] comenzaron a adoptar el procesamiento de obleas individuales en lugar del procesamiento de obleas por lotes para mejorar la reproducibilidad de los resultados. [68] [69] Una tendencia similar existía en la fabricación de MEMS. [70] En 1998, Applied Materials introdujo el Producer, una herramienta de clúster que tenía cámaras agrupadas en pares para procesar obleas, que compartían líneas de vacío y suministro comunes pero que estaban aisladas, lo que fue revolucionario en ese momento ya que ofrecía una mayor productividad que otras herramientas de clúster sin sacrificar la calidad, debido al diseño de la cámara aislada. [71] [56]
La industria de semiconductores es un negocio global en la actualidad. Los principales fabricantes de semiconductores suelen tener instalaciones en todo el mundo. Samsung Electronics , el mayor fabricante de semiconductores del mundo, tiene instalaciones en Corea del Sur y Estados Unidos. Intel , el segundo fabricante más grande, tiene instalaciones en Europa y Asia, así como en Estados Unidos. TSMC , la fundición pure play más grande del mundo , tiene instalaciones en Taiwán, China, Singapur y Estados Unidos. Qualcomm y Broadcom se encuentran entre las mayores empresas de semiconductores fabless , que subcontratan su producción a empresas como TSMC. [72] También tienen instalaciones repartidas en diferentes países. A medida que aumentó la utilización promedio de los dispositivos semiconductores, la durabilidad se convirtió en un problema y los fabricantes comenzaron a diseñar sus dispositivos para garantizar que duraran el tiempo suficiente, y esto depende del mercado para el que está diseñado el dispositivo. Esto se convirtió especialmente en un problema en el nodo de 10 nm. [73] [74]
La tecnología de silicio sobre aislante (SOI) se ha utilizado en los procesadores AMD de 130 nm, 90 nm, 65 nm, 45 nm y 32 nm de uno, dos, cuatro, seis y ocho núcleos fabricados desde 2001. [75] Durante la transición de obleas de 200 mm a 300 mm en 2001, se utilizaron muchas herramientas puente que podían procesar obleas tanto de 200 mm como de 300 mm. [76] En ese momento, 18 empresas podían fabricar chips en el proceso de vanguardia de 130 nm. [77]
En 2006, se esperaba que se adoptaran obleas de 450 mm en 2012, y obleas de 675 mm en 2021. [78]
Desde 2009, "nodo" se ha convertido en un nombre comercial para fines de marketing que indica nuevas generaciones de tecnologías de proceso, sin ninguna relación con la longitud de la compuerta, el paso del metal o el paso de la compuerta. [79] [80] [81] Por ejemplo, el proceso de 7 nm de GlobalFoundries era similar al proceso de 10 nm de Intel , por lo que la noción convencional de un nodo de proceso se ha vuelto borrosa. [82] Además, los procesos de 10 nm de TSMC y Samsung son solo ligeramente más densos que los 14 nm de Intel en densidad de transistores. En realidad, están mucho más cerca del proceso de 14 nm de Intel que del proceso de 10 nm de Intel (por ejemplo, el paso de aleta de los procesos de 10 nm de Samsung es exactamente el mismo que el del proceso de 14 nm de Intel: 42 nm). [83] [84] Intel ha cambiado el nombre de su proceso de 10 nm para posicionarlo como un proceso de 7 nm. [85] A medida que los transistores se hacen más pequeños, nuevos efectos comienzan a influir en las decisiones de diseño, como el autocalentamiento de los transistores, y otros efectos como la electromigración se han vuelto más evidentes desde el nodo de 16 nm. [86] [87]
En 2011, Intel demostró los transistores de efecto de campo Fin (FinFET), donde la compuerta rodea el canal en tres lados, lo que permite una mayor eficiencia energética y un menor retraso de la compuerta (y, por lo tanto, un mayor rendimiento) en comparación con los transistores planares en el nodo de 22 nm, porque los transistores planares que solo tienen una superficie que actúa como canal, comenzaron a sufrir efectos de canal corto. [88] [89] [90] [91] [92] Una empresa emergente llamada SuVolta creó una tecnología llamada Deeply Depleted Channel (DDC) para competir con los transistores FinFET, que utiliza transistores planares en el nodo de 65 nm que están muy ligeramente dopados. [93]
Para 2018, se habían propuesto varias arquitecturas de transistores para el eventual reemplazo de FinFET , la mayoría de las cuales se basaban en el concepto de GAAFET : [94] nanocables horizontales y verticales, transistores de nanohojas horizontales [95] [96] (Samsung MBCFET, Intel Nanoribbon), FET vertical (VFET) y otros transistores verticales, [97] [98] FET complementario (CFET), FET apilado, TFET verticales, FinFET con materiales semiconductores III-V (III-V FinFET), [99] [100] varios tipos de transistores horizontales de compuerta completa como transistores de compuerta completa de nanoanillo, alambre hexagonal, alambre cuadrado y alambre redondo [101] y FET de capacitancia negativa (NC-FET) que utiliza materiales drásticamente diferentes. [102] FD-SOI fue visto como una alternativa potencial de bajo costo a los FinFET. [103]
A partir de 2019, Intel, UMC , TSMC, Samsung, Micron , SK Hynix , Toshiba Memory y GlobalFoundries producen en masa chips de 14 y 10 nanómetros , y TSMC y Samsung producen en masa chips de proceso de 7 nanómetros , aunque su definición de nodo de 7 nanómetros es similar al proceso de 10 nanómetros de Intel. Samsung comenzó a producir el proceso de 5 nanómetros en 2018. [104] A partir de 2019, el nodo con la mayor densidad de transistores es el nodo N5 de 5 nanómetros de TSMC , [105] con una densidad de 171,3 millones de transistores por milímetro cuadrado. [106] En 2019, Samsung y TSMC anunciaron planes para producir nodos de 3 nanómetros . GlobalFoundries ha decidido detener el desarrollo de nuevos nodos más allá de los 12 nanómetros para ahorrar recursos, ya que ha determinado que establecer una nueva fábrica para manejar pedidos de menos de 12 nm estaría más allá de las capacidades financieras de la empresa. [107]
Entre 2020 y 2022, hubo una escasez mundial de chips . Durante esta escasez causada por la pandemia de COVID-19, muchos fabricantes de semiconductores prohibieron a los empleados salir de las instalaciones de la empresa. [108] Muchos países otorgaron subsidios a las empresas de semiconductores para construir nuevas plantas de fabricación o fábricas. Muchas empresas se vieron afectadas por chips falsificados. [109] Los semiconductores se han vuelto vitales para la economía mundial y la seguridad nacional de algunos países. [110] [111] [112] Estados Unidos ha pedido a TSMC que no produzca semiconductores para Huawei, una empresa china. [113] Se exploraron los transistores CFET, que apilan transistores NMOS y PMOS uno encima del otro. Se evaluaron dos enfoques para construir estos transistores: un enfoque monolítico que construía ambos tipos de transistores en un solo proceso, y un enfoque secuencial que construía los dos tipos de transistores por separado y luego los apilaba. [114]
Esta es una lista de técnicas de procesamiento que se emplean numerosas veces a lo largo de la construcción de un dispositivo electrónico moderno; esta lista no implica necesariamente un orden específico, ni que todas las técnicas se tomen durante la fabricación ya que, en la práctica, el orden y las técnicas que se aplican, a menudo son específicos de las ofertas de procesos de las fundiciones, o específicos de un fabricante de dispositivos integrados (IDM) para sus propios productos, y un dispositivo semiconductor podría no necesitar todas las técnicas. El equipo para llevar a cabo estos procesos lo fabrican un puñado de empresas . Todo el equipo debe probarse antes de que se inicie una planta de fabricación de semiconductores. [115] Estos procesos se realizan después del diseño del circuito integrado . Una fábrica de semiconductores funciona 24 horas al día, 7 días a la semana [116] y muchas fábricas utilizan grandes cantidades de agua, principalmente para enjuagar los chips. [117]
Además se pueden realizar pasos como el grabado Wright .
Cuando los anchos de las características eran mucho mayores que aproximadamente 10 micrómetros , la pureza de los semiconductores no era un problema tan grande como lo es hoy en la fabricación de dispositivos. En la década de 1960, los trabajadores podían trabajar en dispositivos semiconductores con ropa de calle. [138] A medida que los dispositivos se vuelven más integrados, las salas blancas deben volverse aún más limpias. Hoy, las plantas de fabricación están presurizadas con aire filtrado para eliminar incluso las partículas más pequeñas, que podrían reposar en las obleas y contribuir a los defectos. Los techos de las salas blancas de semiconductores tienen unidades de filtro de ventilador (FFU) a intervalos regulares para reemplazar y filtrar constantemente el aire en la sala blanca; los equipos de capital de semiconductores también pueden tener sus propias FFU para limpiar el aire en el EFEM del equipo, lo que permite que el equipo reciba obleas en FOUP. Las FFU, combinadas con pisos elevados con rejillas, ayudan a garantizar un flujo de aire laminar, para garantizar que las partículas bajen inmediatamente al piso y no permanezcan suspendidas en el aire debido a la turbulencia. Los trabajadores de una planta de fabricación de semiconductores deben usar trajes de sala limpia para proteger los dispositivos de la contaminación por parte de los seres humanos. [139] Para aumentar el rendimiento, las FOUP y los equipos de capital de semiconductores pueden tener un miniambiente con un nivel de polvo de clase 1 ISO, y las FOUP pueden tener un microambiente aún más limpio. [11] [8] Las FOUP y los pods SMIF aíslan las obleas del aire en la sala limpia, lo que aumenta el rendimiento porque reducen la cantidad de defectos causados por partículas de polvo. Además, las fábricas tienen la menor cantidad posible de personas en la sala limpia para facilitar el mantenimiento del entorno de la sala limpia, ya que las personas, incluso cuando usan trajes de sala limpia, arrojan grandes cantidades de partículas, especialmente al caminar. [140] [139] [141]
Una oblea típica está hecha de silicio extremadamente puro que se convierte en lingotes cilíndricos monocristalinos ( boules ) de hasta 300 mm (un poco menos de 12 pulgadas) de diámetro utilizando el proceso Czochralski . Luego, estos lingotes se cortan en obleas de aproximadamente 0,75 mm de espesor y se pulen para obtener una superficie muy regular y plana. Durante el proceso de producción, las obleas a menudo se agrupan en lotes, que están representados por un FOUP, SMIF o un casete de obleas, que son portadores de obleas. Los FOUP y SMIF se pueden transportar en la fábrica entre máquinas y equipos con un OHT (Overhead Hoist Transport) AMHS (Automated Material Handling System) automatizado. [60] Además de los SMIF y FOUP, los casetes de obleas se pueden colocar en una caja de obleas o en una caja de transporte de obleas. [142]
En la fabricación de dispositivos semiconductores, los distintos pasos de procesamiento se dividen en cuatro categorías generales: deposición, eliminación, modelado y modificación de propiedades eléctricas.
La modificación de las propiedades eléctricas ahora también se extiende a la reducción de la constante dieléctrica de un material en aislantes de bajo κ mediante la exposición a la luz ultravioleta en el procesamiento UV (UVP). La modificación se logra con frecuencia mediante oxidación , que se puede llevar a cabo para crear uniones semiconductor-aislante, como en la oxidación local del silicio ( LOCOS ) para fabricar transistores de efecto de campo de óxido metálico . Los chips modernos tienen hasta once o más niveles de metal producidos en más de 300 o más pasos de procesamiento secuenciados.
Una receta en la fabricación de semiconductores es una lista de condiciones bajo las cuales una oblea será procesada por una máquina particular en un paso de procesamiento durante la fabricación. [158] La variabilidad del proceso es un desafío en el procesamiento de semiconductores, en el que las obleas no se procesan de manera uniforme o la calidad o efectividad de los procesos llevados a cabo en una oblea no son uniformes en toda la superficie de la oblea. [159]
El procesamiento de obleas se divide en etapas FEOL y BEOL. El procesamiento FEOL se refiere a la formación de los transistores directamente en el silicio . La oblea en bruto se diseña mediante el crecimiento de una capa de silicio ultrapuro, prácticamente libre de defectos a través de epitaxia . [160] [161] En los dispositivos lógicos más avanzados , antes del paso de epitaxia de silicio, se realizan trucos para mejorar el rendimiento de los transistores que se van a construir. Un método implica la introducción de un paso de deformación en el que se deposita una variante de silicio como el silicio-germanio (SiGe). Una vez que se deposita el silicio epitaxial, la red cristalina se estira un poco, lo que da como resultado una movilidad electrónica mejorada. Otro método, llamado tecnología de silicio sobre aislante, implica la inserción de una capa aislante entre la oblea de silicio en bruto y la capa delgada de epitaxia de silicio posterior. Este método da como resultado la creación de transistores con efectos parásitos reducidos . El equipo de semiconductores puede tener varias cámaras que procesan obleas en procesos como la deposición y el grabado. Muchos equipos manipulan obleas entre estas cámaras en un entorno interno de nitrógeno o vacío para mejorar el control del proceso. [3] Históricamente, se utilizaban bancos húmedos con tanques que contenían soluciones químicas para limpiar y grabar obleas. [162]
En el nodo de 90 nm, se introdujeron canales de transistores fabricados con ingeniería de deformación para mejorar la corriente de excitación en transistores PMOS mediante la introducción de regiones con silicio-germanio en el transistor. Lo mismo se hizo en transistores NMOS en el nodo de 20 nm. [126]
En 2007, Intel introdujo los transistores HKMG (puerta metálica/de alto k) en el nodo de 45 nm, que reemplazaron a las puertas de polisilicio que, a su vez, reemplazaron a la tecnología de puerta metálica (puerta de aluminio) [163] en la década de 1970. [164] El dieléctrico de alto k, como el óxido de hafnio (HfO 2 ), reemplazó al oxinitruro de silicio (SiON), para evitar grandes cantidades de corriente de fuga en el transistor y, al mismo tiempo, permitir el escalado o la contracción continuos de los transistores. Sin embargo, el HfO 2 no es compatible con las puertas de polisilicio, que requieren el uso de una puerta metálica. Se utilizaron dos enfoques en la producción: puerta primero y puerta último. El método Gate-First consiste en depositar el dieléctrico de alto k y luego el metal de la compuerta, como el nitruro de tantalio, cuya función de trabajo depende de si el transistor es NMOS o PMOS, la deposición de polisilicio, el patrón de línea de la compuerta, la implantación de iones de fuente y drenaje, el recocido de dopante y la silicidación del polisilicio y la fuente y el drenaje. [165] [166] En las memorias DRAM, esta tecnología se adoptó por primera vez en 2015. [167]
El método de compuerta final consistió en depositar primero el dieléctrico High-κ , crear compuertas ficticias, fabricar fuentes y drenajes mediante deposición de iones y recocido de dopantes, depositar un "dieléctrico entre niveles (ILD)" y luego pulir y retirar las compuertas ficticias para reemplazarlas con un metal cuya función de trabajo dependía de si el transistor era NMOS o PMOS, creando así la compuerta de metal. Un tercer proceso, la silicidación completa (FUSI) [168] no se llevó a cabo debido a problemas de fabricación. [169] El método de compuerta final se volvió dominante en el nodo de 22 nm/20 nm. [170] [171] El HKMG se ha extendido desde transistores planares para su uso en transistores FinFET y nanosheet. [172] El oxinitruro de silicio y hafnio también se puede utilizar en lugar de óxido de hafnio. [173] [174] [3] [175] [176]
Desde el nodo de 16 nm/14 nm, el grabado de capas atómicas (ALE) se utiliza cada vez más para el grabado, ya que ofrece una mayor precisión que otros métodos de grabado. En la producción, se utiliza habitualmente el ALE de plasma, que elimina materiales de forma unidireccional, creando estructuras con paredes verticales. El ALE térmico también se puede utilizar para eliminar materiales de forma isotrópica, en todas las direcciones al mismo tiempo, pero sin la capacidad de crear paredes verticales. El ALE de plasma se adoptó inicialmente para grabar contactos en transistores y, desde el nodo de 7 nm, también se utiliza para crear estructuras de transistores grabándolos. [125]
A la ingeniería de superficies de la parte frontal le sigue el crecimiento del dieléctrico de la compuerta (tradicionalmente dióxido de silicio ), la creación de patrones en la compuerta, la creación de patrones en las regiones de fuente y drenaje y la posterior implantación o difusión de dopantes para obtener las propiedades eléctricas complementarias deseadas. En los dispositivos de memoria dinámica de acceso aleatorio (DRAM), también se fabrican en este momento los condensadores de almacenamiento , normalmente apilados sobre el transistor de acceso (el ahora desaparecido fabricante de DRAM Qimonda implementó estos condensadores con ranuras grabadas profundamente en la superficie de silicio).
Una vez que se han creado los distintos dispositivos semiconductores , deben interconectarse para formar los circuitos eléctricos deseados. Esto ocurre en una serie de pasos de procesamiento de obleas denominados colectivamente BEOL (que no debe confundirse con la parte final de la fabricación del chip, que se refiere a las etapas de empaquetado y prueba). El procesamiento BEOL implica la creación de cables de interconexión de metal que están aislados por capas dieléctricas. El material aislante ha sido tradicionalmente una forma de SiO 2 o un vidrio de silicato , pero recientemente se están utilizando nuevos materiales de baja constante dieléctrica , también llamados dieléctricos de baja κ (como el oxicarburo de silicio), que normalmente proporcionan constantes dieléctricas de alrededor de 2,7 (en comparación con 3,82 para SiO 2 ), aunque se están ofreciendo materiales con constantes tan bajas como 2,2 a los fabricantes de chips.
El BEoL se ha utilizado desde 1995 en los nodos de 350 nm y 250 nm (nodos de 0,35 y 0,25 micras), al mismo tiempo que se empezó a emplear el pulido químico-mecánico. En ese momento, la tecnología de punta consistía en la interconexión de dos capas de metal, también denominada metalización [177] . [178]
Desde el nodo de 22 nm, algunos fabricantes han añadido un nuevo proceso llamado middle-of-line (MOL) que conecta los transistores al resto de la interconexión realizada en el proceso BEoL. El MOL se basa a menudo en tungsteno y tiene capas superiores e inferiores: la capa inferior conecta las uniones de los transistores y una capa superior que es un tapón de tungsteno que conecta los transistores a la interconexión. Intel introdujo en el nodo de 10 nm el contacto sobre compuerta activa (COAG) que, en lugar de colocar el contacto para conectar el transistor cerca de la compuerta del transistor, lo coloca directamente sobre la compuerta del transistor para mejorar la densidad del transistor. [179]
Históricamente, los cables de metal han estado compuestos de aluminio . En este enfoque de cableado (a menudo llamado aluminio sustractivo ), primero se depositan películas de aluminio, se modelan y luego se graban, dejando cables aislados. Luego se deposita material dieléctrico sobre los cables expuestos. Las diversas capas de metal se interconectan grabando agujeros (llamados " vías") en el material aislante y luego depositando tungsteno en ellos con una técnica de CVD utilizando hexafluoruro de tungsteno ; este enfoque todavía se puede usar (y a menudo se usa) en la fabricación de muchos chips de memoria como la memoria dinámica de acceso aleatorio (DRAM), porque el número de niveles de interconexión puede ser pequeño (no más de cuatro). El aluminio a veces se aleaba con cobre para evitar la recristalización. El oro también se usaba en las interconexiones de los primeros chips. [180]
Más recientemente, como el número de niveles de interconexión para la lógica ha aumentado sustancialmente debido a la gran cantidad de transistores que ahora están interconectados en un microprocesador moderno , el retraso de tiempo en el cableado se ha vuelto tan significativo como para provocar un cambio en el material del cableado (de aluminio a capa de interconexión de cobre ) [181] junto con un cambio en el material dieléctrico en la interconexión (de dióxidos de silicio a aislantes de bajo κ más nuevos). [182] [183] Esta mejora del rendimiento también tiene un costo reducido a través del procesamiento de damasquinado , que elimina los pasos de procesamiento. A medida que aumenta el número de niveles de interconexión, se requiere la planarización de las capas anteriores para garantizar una superficie plana antes de la litografía posterior. Sin ella, los niveles se torcerían cada vez más, extendiéndose fuera de la profundidad de foco de la litografía disponible e interfiriendo así con la capacidad de crear patrones. CMP ( planarización químico-mecánica ) es el método de procesamiento principal para lograr dicha planarización, aunque el grabado en seco todavía se emplea a veces cuando el número de niveles de interconexión no es más de tres. Las interconexiones de cobre utilizan una capa de barrera conductora de electricidad para evitar que el cobre se difunda ("envenene") su entorno, a menudo hecha de nitruro de tantalio. [184] [179] En 1997, IBM fue la primera en adoptar interconexiones de cobre. [185]
En 2014, Applied Materials propuso el uso de cobalto en interconexiones en el nodo de 22 nm, utilizado para encapsular interconexiones de cobre en cobalto para evitar la electromigración, reemplazando al nitruro de tantalio ya que debe ser más grueso que el cobalto en esta aplicación. [179] [186]
La naturaleza altamente serializada del procesamiento de obleas ha aumentado la demanda de metrología entre los diversos pasos de procesamiento. Por ejemplo, la metrología de película delgada basada en elipsometría o reflectometría se utiliza para controlar estrictamente el espesor del óxido de la compuerta, así como el espesor, el índice de refracción y el coeficiente de extinción de la fotorresistencia y otros recubrimientos. [187] Los equipos/herramientas de metrología de obleas, o las herramientas de inspección de obleas, se utilizan para verificar que las obleas no hayan sido dañadas por los pasos de procesamiento anteriores hasta la prueba; si fallaron demasiados troqueles en una oblea, se desecha toda la oblea para evitar los costos de un procesamiento posterior. La metrología virtual se ha utilizado para predecir las propiedades de las obleas basándose en métodos estadísticos sin realizar la medición física en sí. [1]
Una vez que se ha completado el proceso de front-end, los dispositivos semiconductores o chips se someten a una variedad de pruebas eléctricas para determinar si funcionan correctamente. El porcentaje de dispositivos en la oblea que se encuentra que funcionan correctamente se conoce como rendimiento . Los fabricantes suelen ser reservados sobre sus rendimientos, [188] pero puede ser tan bajo como 30%, lo que significa que solo el 30% de los chips en la oblea funcionan como se espera. La variación del proceso es una de las muchas razones para el bajo rendimiento. Las pruebas se llevan a cabo para evitar que los chips defectuosos se ensamblen en paquetes relativamente caros.
El rendimiento a menudo está relacionado, aunque no necesariamente, con el tamaño del dispositivo (chip o matriz). Como ejemplo, en diciembre de 2019, TSMC anunció un rendimiento promedio de ~80%, con un rendimiento máximo por oblea de >90% para sus chips de prueba de 5 nm con un tamaño de matriz de 17,92 mm2 . El rendimiento bajó al 32,0% con un aumento del tamaño de la matriz a 100 mm2 . [ 189] La cantidad de defectos asesinos en una oblea, independientemente del tamaño de la matriz, se puede notar como la densidad de defectos (o D0 ) de la oblea por unidad de área, generalmente cm2 .
La fábrica prueba los chips en la oblea con un comprobador electrónico que presiona pequeñas sondas contra el chip. La máquina marca cada chip defectuoso con una gota de tinte. Actualmente, el marcado electrónico con tinte es posible si los datos de prueba de obleas (resultados) se registran en una base de datos informática central y los chips se "clasifican" (es decir, se ordenan en contenedores virtuales) de acuerdo con límites de prueba predeterminados, como frecuencias/relojes operativos máximos, número de núcleos en funcionamiento (completamente funcionales) por chip, etc. Los datos de clasificación resultantes se pueden graficar o registrar en un mapa de obleas para rastrear defectos de fabricación y marcar chips defectuosos. Este mapa también se puede utilizar durante el ensamblaje y empaquetado de obleas. La clasificación permite que chips que de otro modo serían rechazados se reutilicen en productos de nivel inferior, como es el caso de las GPU y las CPU, lo que aumenta el rendimiento del dispositivo, especialmente porque muy pocos chips son completamente funcionales (tienen todos los núcleos funcionando correctamente, por ejemplo). Los eFUSE se pueden utilizar para desconectar partes de chips, como núcleos, ya sea porque no funcionaron como se esperaba durante la clasificación o como parte de la segmentación del mercado (utilizando el mismo chip para los niveles bajo, medio y alto). Los chips pueden tener piezas de repuesto para permitir que el chip pase completamente las pruebas incluso si tiene varias piezas que no funcionan.
Los chips también se prueban nuevamente después del empaquetado, ya que es posible que falten los cables de conexión o que el rendimiento analógico se vea alterado por el empaquetado. Esto se conoce como la "prueba final". También se pueden obtener imágenes de los chips mediante rayos X.
Por lo general, la fábrica cobra por el tiempo de prueba, con precios del orden de centavos por segundo. Los tiempos de prueba varían de unos pocos milisegundos a un par de segundos, y el software de prueba está optimizado para reducir el tiempo de prueba. También es posible realizar pruebas en varios chips (en varios sitios) porque muchos evaluadores tienen los recursos para realizar la mayoría o la totalidad de las pruebas en paralelo y en varios chips a la vez.
Los chips suelen estar diseñados con "características de capacidad de prueba", como cadenas de escaneo o una " prueba automática incorporada " para acelerar las pruebas y reducir los costos de las mismas. En ciertos diseños que utilizan procesos de fabricación analógicos especializados, las obleas también se recortan con láser durante las pruebas, para lograr valores de resistencia distribuidos de manera precisa, tal como se especifica en el diseño.
Los buenos diseños intentan probar y gestionar estadísticamente los vértices (extremos del comportamiento del silicio causados por una temperatura de funcionamiento elevada combinada con los extremos de los pasos de procesamiento de fabricación). La mayoría de los diseños pueden soportar al menos 64 vértices.
El rendimiento del dispositivo o rendimiento de matriz es la cantidad de chips o matrices en funcionamiento en una oblea, expresada en porcentaje, ya que la cantidad de chips en una oblea (matriz por oblea, DPW) puede variar según el tamaño de los chips y el diámetro de la oblea. La degradación del rendimiento es una reducción del rendimiento, que históricamente era causada principalmente por partículas de polvo; sin embargo, desde la década de 1990, la degradación del rendimiento es causada principalmente por la variación del proceso, el proceso en sí y las herramientas utilizadas en la fabricación de chips, aunque el polvo sigue siendo un problema en muchas fábricas antiguas. Las partículas de polvo tienen un efecto cada vez mayor en el rendimiento a medida que se reducen los tamaños de las características con los procesos más nuevos. La automatización y el uso de mini entornos dentro del equipo de producción, FOUP y SMIF han permitido una reducción de los defectos causados por partículas de polvo. El rendimiento del dispositivo debe mantenerse alto para reducir el precio de venta de los chips en funcionamiento, ya que los chips en funcionamiento tienen que pagar por aquellos chips que fallaron, y para reducir el costo del procesamiento de obleas. El rendimiento también puede verse afectado por el diseño y el funcionamiento de la fábrica.
Para aumentar el rendimiento, es necesario un control estricto de los contaminantes y del proceso de producción. Los contaminantes pueden ser contaminantes químicos o partículas de polvo. Los "defectos letales" son aquellos causados por partículas de polvo que provocan la falla total del dispositivo (como un transistor). También hay defectos inofensivos. Una partícula debe tener 1/5 del tamaño de una característica para causar un defecto letal. Por lo tanto, si una característica tiene 100 nm de ancho, una partícula solo necesita tener 20 nm de ancho para causar un defecto letal. La electricidad electrostática también puede afectar negativamente al rendimiento. Los contaminantes químicos o las impurezas incluyen metales pesados como hierro, cobre, níquel, zinc, cromo, oro, mercurio y plata, metales alcalinos como sodio, potasio y litio, y elementos como aluminio, magnesio, calcio, cloro, azufre, carbono y flúor. Es importante que estos elementos no permanezcan en contacto con el silicio, ya que podrían reducir el rendimiento. Se pueden utilizar mezclas químicas para eliminar estos elementos del silicio; diferentes mezclas son efectivas contra diferentes elementos.
Se utilizan varios modelos para estimar el rendimiento. Son el modelo de Murphy, el modelo de Poisson, el modelo binomial, el modelo de Moore y el modelo de Seeds. No existe un modelo universal; se debe elegir un modelo en función de la distribución real del rendimiento (la ubicación de los chips defectuosos). Por ejemplo, el modelo de Murphy supone que la pérdida de rendimiento se produce más en los bordes de la oblea (los chips que no funcionan se concentran en los bordes de la oblea), el modelo de Poisson supone que los chips defectuosos se distribuyen de manera relativamente uniforme a lo largo de la oblea, y el modelo de Seeds supone que los chips defectuosos se agrupan. [190]
Los troqueles más pequeños cuestan menos de producir (ya que caben más en una oblea y las obleas se procesan y cotizan como un todo), y pueden ayudar a lograr mayores rendimientos ya que los troqueles más pequeños tienen una menor probabilidad de tener un defecto, debido a su menor área de superficie en la oblea. Sin embargo, los troqueles más pequeños requieren características más pequeñas para lograr las mismas funciones de los troqueles más grandes o superarlas, y las características más pequeñas requieren una menor variación del proceso y una mayor pureza (menor contaminación) para mantener altos rendimientos. Las herramientas de metrología se utilizan para inspeccionar las obleas durante el proceso de producción y predecir el rendimiento, por lo que las obleas que se predice que tienen demasiados defectos pueden desecharse para ahorrar en costos de procesamiento. [188]
Una vez probada, la oblea se reduce en espesor en un proceso también conocido como "backlap", [191] "backfinish", "wafer backgrind" o "wafer thinning" [192] antes de que la oblea se raye y luego se rompa en matrices individuales, un proceso conocido como wafer cucing . Solo los chips buenos, sin marcar, se empaquetan.
Una vez que se prueba la funcionalidad de los troqueles y se los coloca en la papelera, se los empaqueta. El empaquetado de plástico o cerámica implica montar el troquel, conectar las almohadillas de unión/troquel a los pines del paquete y sellar el troquel. Se utilizan pequeños cables de unión para conectar las almohadillas a los pines. En los "viejos tiempos" (década de 1970), los cables se unían a mano, pero ahora la tarea la realizan máquinas especializadas. Tradicionalmente, estos cables han estado compuestos de oro, lo que conduce a un marco de conductores (pronunciado "leed frame") de cobre revestido de soldadura ; el plomo es venenoso, por lo que ahora los "marcos de conductores" sin plomo son obligatorios según RoHS . Tradicionalmente, las almohadillas de unión se ubican en los bordes del troquel, sin embargo, se puede utilizar un empaquetado Flip-chip para colocar almohadillas de unión en toda la superficie del troquel.
El encapsulado a escala de chip (CSP) es otra tecnología de encapsulado. Un encapsulado de plástico de doble línea , como la mayoría de los encapsulados, es mucho más grande que el chip real oculto en su interior, mientras que los chips CSP son casi del tamaño del chip; se puede construir un CSP para cada chip antes de cortar la oblea.
Los chips empaquetados se vuelven a probar para garantizar que no se dañaron durante el empaquetado y que la operación de interconexión de la matriz al pin se realizó correctamente. Luego, un láser graba el nombre y los números del chip en el paquete. Los pasos que implican la prueba y el empaquetado de las matrices, seguidos de la prueba final de los chips empaquetados terminados, se denominan parte final, [193] postfabricación, [194] ATMP (ensamblaje, prueba, marcado y empaquetado) [195] o ATP (ensamblaje, prueba y empaquetado) de la fabricación de semiconductores, y pueden ser llevados a cabo por empresas OSAT (ensamblaje y prueba subcontratados) que son independientes de las fundiciones de semiconductores. Una fundición es una empresa o fábrica que realiza procesos de fabricación como la fotolitografía y el grabado que son parte de la parte inicial de la fabricación de semiconductores. [196] [197]
En el proceso de fabricación se utilizan muchos materiales tóxicos. [198] Estos incluyen:
Es fundamental que los trabajadores no estén expuestos directamente a estas sustancias peligrosas. El alto grado de automatización que es común en la industria de fabricación de circuitos integrados ayuda a reducir los riesgos de exposición. La mayoría de las instalaciones de fabricación emplean sistemas de gestión de gases de escape, como depuradores húmedos, cámaras de combustión, cartuchos absorbentes calentados, etc., para controlar el riesgo para los trabajadores y el medio ambiente.
La siguiente gran innovación en transistores fue la introducción de los transistores FinFET (tri-gate) en la tecnología de 22 nm de Intel en 2011.
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