El proceso planar es un proceso de fabricación utilizado en la industria de semiconductores para construir componentes individuales de un transistor y, a su vez, conectar esos transistores entre sí. Es el proceso principal mediante el cual se construyen los chips de circuitos integrados de silicio y es el método más comúnmente utilizado para producir uniones durante la fabricación de dispositivos semiconductores . [1] El proceso utiliza los métodos de pasivación de superficie y oxidación térmica .
El proceso planar fue desarrollado en Fairchild Semiconductor en 1959 y demostró ser uno de los avances más importantes en la tecnología de semiconductores. [1]
El concepto clave es ver un circuito en su proyección bidimensional (un plano), lo que permite el uso de conceptos de procesamiento fotográfico , como negativos de película, para enmascarar la proyección de productos químicos expuestos a la luz. Esto permite el uso de una serie de exposiciones en un sustrato ( silicio ) para crear óxido de silicio (aislantes) o regiones dopadas (conductores). Junto con el uso de la metalización y los conceptos de aislamiento de la unión p-n y pasivación de la superficie , es posible crear circuitos en una sola rebanada de cristal de silicio (una oblea) a partir de una bola de silicio monocristalino.
El proceso implica los procedimientos básicos de oxidación de dióxido de silicio (SiO 2 ), grabado de SiO 2 y difusión de calor. Los pasos finales implican oxidar toda la oblea con una capa de SiO 2 , grabar las vías de contacto con los transistores y depositar una capa de metal de recubrimiento sobre el óxido , conectando así los transistores sin necesidad de cablearlos manualmente.
En 1955, en los Laboratorios Bell , Carl Frosch y Lincoln Derick desarrollaron accidentalmente una capa de dióxido de silicio sobre una oblea de silicio, para la cual observaron propiedades de pasivación superficial . [2] [3] En 1957, Frosch y Derick pudieron fabricar los primeros transistores de efecto de campo de dióxido de silicio, los primeros transistores en los que el drenaje y la fuente estaban adyacentes en la superficie, lo que demuestra que la pasivación superficial del dióxido de silicio protegía y aislaba las obleas de silicio. [4]
En Bell Labs, la importancia de la técnica de Frosch se hizo evidente de inmediato. Los resultados de su trabajo circularon por Bell Labs en forma de memorandos BTL antes de ser publicados en 1957. En Shockley Semiconductor , Shockley había hecho circular la preimpresión de su artículo en diciembre de 1956 a todo su personal superior, incluido Jean Hoerni . [5] [6] [7] [8] Más tarde, Hoerni asistió a una reunión en la que Atalla presentó un artículo sobre pasivación basado en los resultados anteriores en Bell Labs. [8] Aprovechando el efecto pasivante del dióxido de silicio sobre la superficie del silicio, Hoerni propuso fabricar transistores que estuvieran protegidos por una capa de dióxido de silicio. [8]
Jean Hoerni, mientras trabajaba en Fairchild Semiconductor , había patentado por primera vez el proceso planar en 1959. [9] [10] KE Daburlos y HJ Patterson de Bell Laboratories continuaron el trabajo de C. Frosch y L. Derick, y desarrollaron un proceso similar al de Hoerni aproximadamente al mismo tiempo. [8] Junto con el uso de la metalización (para unir los circuitos integrados) y el concepto de aislamiento de unión p–n (de Kurt Lehovec ), los investigadores de Fairchild pudieron crear circuitos en una sola rebanada de cristal de silicio (una oblea) a partir de una bola de silicio monocristalino .
En 1959, Robert Noyce se basó en el trabajo de Hoerni con su concepción de un circuito integrado (CI), que agregó una capa de metal a la parte superior de la estructura básica de Hoerni para conectar diferentes componentes, como transistores, capacitores o resistencias , ubicados en la misma pieza de silicio. El proceso planar proporcionó una forma poderosa de implementar un circuito integrado que era superior a las concepciones anteriores del circuito integrado. [11] La invención de Noyce fue el primer chip IC monolítico. [12] [13]
Las primeras versiones del proceso planar utilizaban un proceso de fotolitografía que utilizaba luz ultravioleta cercana a una lámpara de vapor de mercurio. A partir de 2011, las características pequeñas se suelen realizar con litografía ultravioleta "profunda" de 193 nm. [14] A partir de 2022, la plataforma ASML NXE utiliza luz ultravioleta extrema (EUV) de 13,5 nm, generada por una fuente de plasma a base de estaño, como parte del proceso de litografía ultravioleta extrema .