La memoria de acceso aleatorio dinámica síncrona ( RAM dinámica síncrona o SDRAM ) es cualquier DRAM en la que el funcionamiento de su interfaz de pin externa se coordina mediante una señal de reloj suministrada externamente .
Los circuitos integrados (CI) DRAM producidos desde principios de la década de 1970 hasta principios de la de 1990 utilizaban una interfaz asíncrona , en la que las señales de control de entrada tienen un efecto directo sobre las funciones internas que sólo se retrasan por el viaje a través de sus vías semiconductoras. La SDRAM tiene una interfaz síncrona , mediante la cual los cambios en las entradas de control se reconocen después de un flanco ascendente de su entrada de reloj. En las familias SDRAM estandarizadas por JEDEC , la señal de reloj controla el paso de una máquina interna de estado finito que responde a los comandos entrantes. Estos comandos se pueden canalizar para mejorar el rendimiento, completando las operaciones iniciadas previamente mientras se reciben nuevos comandos. La memoria se divide en varias secciones independientes de igual tamaño pero llamadas bancos , lo que permite que el dispositivo funcione con un comando de acceso a la memoria en cada banco simultáneamente y acelere el acceso de forma intercalada . Esto permite que las SDRAM logren una mayor simultaneidad y velocidades de transferencia de datos más altas que las DRAM asíncronas.
Pipelining significa que el chip puede aceptar un nuevo comando antes de que haya terminado de procesar el anterior. Para una escritura canalizada, el comando de escritura puede ir seguido inmediatamente de otro comando sin esperar a que los datos se escriban en la matriz de memoria. Para una lectura canalizada, los datos solicitados aparecen una cantidad fija de ciclos de reloj (latencia) después del comando de lectura, durante el cual se pueden enviar comandos adicionales.
Las primeras DRAM a menudo se sincronizaban con el reloj de la CPU (cronometradas) y se usaban con los primeros microprocesadores. A mediados de la década de 1970, las DRAM pasaron al diseño asincrónico, pero en la década de 1990 volvieron al funcionamiento sincrónico. [1] [2]
La primera SDRAM comercial fue el chip de memoria Samsung KM48SL2000 , que tenía una capacidad de 16 Mbit. [3] Fue fabricado por Samsung Electronics utilizando un proceso de fabricación CMOS ( semiconductor de óxido de metal complementario ) en 1992, [4] y producido en masa en 1993. [3] Para el año 2000, la SDRAM había reemplazado prácticamente a todos los demás tipos de DRAM. en los ordenadores modernos , por su mayor rendimiento.
La latencia de la SDRAM no es inherentemente menor (tiempos de acceso más rápidos) que la de la DRAM asíncrona. De hecho, las primeras SDRAM eran algo más lentas que las contemporáneas EDO DRAM en ráfaga debido a la lógica adicional. Los beneficios del almacenamiento en búfer interno de SDRAM provienen de su capacidad para intercalar operaciones en múltiples bancos de memoria, aumentando así el ancho de banda efectivo .
Hoy en día, prácticamente toda la SDRAM se fabrica de conformidad con los estándares establecidos por JEDEC , una asociación de la industria electrónica que adopta estándares abiertos para facilitar la interoperabilidad de los componentes electrónicos. JEDEC adoptó formalmente su primer estándar SDRAM en 1993 y posteriormente adoptó otros estándares SDRAM, incluidos aquellos para DDR , DDR2 y DDR3 SDRAM .
Samsung demostró por primera vez la SDRAM de doble velocidad de datos , conocida como DDR SDRAM , en 1997. [5] Samsung lanzó el primer chip DDR SDRAM comercial (64 Mbit [6] ) en junio de 1998, [7] [8] [9] seguido poco después por Hyundai Electronics (ahora SK Hynix ) el mismo año. [10]
SDRAM también está disponible en variedades registradas , para sistemas que requieren mayor escalabilidad, como servidores y estaciones de trabajo .
En la actualidad, los mayores fabricantes de SDRAM del mundo incluyen: Samsung Electronics , SK Hynix , Micron Technology y Nanya Technology .
Existen varios límites en el rendimiento de la DRAM. Lo más destacado es el tiempo del ciclo de lectura, el tiempo entre operaciones de lectura sucesivas de una fila abierta. Este tiempo disminuyó de 10 ns para SDRAM de 100 MHz (1 MHz = Hz) a 5 ns para DDR-400, pero se mantuvo relativamente sin cambios durante las generaciones DDR2-800 y DDR3-1600. Sin embargo, al operar el circuito de interfaz a múltiplos cada vez mayores de la velocidad de lectura fundamental, el ancho de banda alcanzable ha aumentado rápidamente.
Otro límite es la latencia CAS , el tiempo entre el suministro de una dirección de columna y la recepción de los datos correspondientes. Nuevamente, esto se ha mantenido relativamente constante entre 10 y 15 ns durante las últimas generaciones de DDR SDRAM.
En funcionamiento, la latencia CAS es un número específico de ciclos de reloj programados en el registro de modo de la SDRAM y esperados por el controlador DRAM. Se puede programar cualquier valor, pero la SDRAM no funcionará correctamente si es demasiado bajo. A velocidades de reloj más altas, la latencia CAS útil en los ciclos de reloj aumenta naturalmente. 10–15 ns son 2–3 ciclos (CL2–3) del reloj de 200 MHz de DDR-400 SDRAM, CL4-6 para DDR2-800 y CL8-12 para DDR3-1600. Los ciclos de reloj más lentos naturalmente permitirán un menor número de ciclos de latencia de CAS.
Los módulos SDRAM tienen sus propias especificaciones de sincronización, que pueden ser más lentas que las de los chips del módulo. Cuando aparecieron por primera vez los chips SDRAM de 100 MHz, algunos fabricantes vendieron módulos de "100 MHz" que no podían funcionar de manera confiable a esa velocidad de reloj. En respuesta, Intel publicó el estándar PC100, que describe los requisitos y pautas para producir un módulo de memoria que pueda funcionar de manera confiable a 100 MHz. Este estándar tuvo una gran influencia y el término "PC100" rápidamente se convirtió en un identificador común para los módulos SDRAM de 100 MHz, y ahora los módulos se designan comúnmente con números con el prefijo "PC" (PC66, PC100 o PC133, aunque el significado real de los números ha cambiado).
Todos los comandos están cronometrados en relación con el flanco ascendente de una señal de reloj. Además del reloj, hay seis señales de control, en su mayoría activas bajas , que se muestrean en el flanco ascendente del reloj:
Los dispositivos SDRAM se dividen internamente en dos, cuatro u ocho bancos de datos internos independientes. Se utilizan de una a tres entradas de dirección de banco (BA0, BA1 y BA2) para seleccionar a qué banco se dirige un comando.
Muchos comandos también utilizan una dirección presentada en los pines de entrada de dirección. Algunos comandos, que no utilizan una dirección o presentan una dirección de columna, también utilizan A10 para seleccionar variantes.
Los comandos SDR SDRAM se definen de la siguiente manera:
Todas las generaciones de SDRAM (SDR y DDRx) utilizan esencialmente los mismos comandos, siendo los cambios:
Como ejemplo, un DIMM SDRAM de '512 MB' (que contiene 512 MB) podría estar compuesto por ocho o nueve chips SDRAM, cada uno con 512 Mbit de almacenamiento y cada uno de los cuales contribuye con 8 bits al DIMM de 64 o 72 bits. ancho. Un chip SDRAM típico de 512 Mbit contiene internamente cuatro bancos de memoria independientes de 16 MB. Cada banco es una matriz de 8.192 filas de 16.384 bits cada una. (2048 columnas de 8 bits). Un banco está inactivo, activo o cambiando de uno a otro. [6]
El comando activo activa un banco inactivo. Presenta una dirección de banco de dos bits (BA0–BA1) y una dirección de fila de 13 bits (A0–A12), y provoca una lectura de esa fila en la matriz del banco de los 16.384 amplificadores de detección de columnas. Esto también se conoce como "abrir" la fila. Esta operación tiene el efecto secundario de actualizar las celdas de almacenamiento de memoria dinámica (capacitiva) de esa fila.
Una vez que la fila ha sido activada o "abierta", son posibles comandos de lectura y escritura en esa fila. La activación requiere una cantidad mínima de tiempo, denominada demora de fila a columna, o t RCD, antes de que puedan ocurrir lecturas o escrituras. Este tiempo, redondeado al siguiente múltiplo del período de reloj, especifica el número mínimo de ciclos de espera entre un comando activo y un comando de lectura o escritura . Durante estos ciclos de espera, es posible que se envíen comandos adicionales a otros bancos; porque cada banco opera de forma completamente independiente.
Tanto los comandos de lectura como de escritura requieren una dirección de columna. Debido a que cada chip accede a ocho bits de datos a la vez, hay 2048 direcciones de columna posibles, por lo que solo se requieren 11 líneas de dirección (A0–A9, A11).
Cuando se emite un comando de lectura , la SDRAM producirá los datos de salida correspondientes en las líneas DQ a tiempo para el flanco ascendente del reloj unos ciclos de reloj más tarde, dependiendo de la latencia CAS configurada. Las palabras posteriores de la ráfaga se producirán a tiempo para los siguientes flancos ascendentes del reloj.
Un comando de escritura va acompañado de los datos que se escribirán en las líneas DQ durante el mismo flanco ascendente del reloj. Es responsabilidad del controlador de memoria garantizar que la SDRAM no envíe datos de lectura a las líneas DQ al mismo tiempo que necesita enviar datos de escritura a esas líneas. Esto se puede hacer esperando hasta que finalice una ráfaga de lectura, finalizando una ráfaga de lectura o utilizando la línea de control DQM.
Cuando el controlador de memoria necesita acceder a una fila diferente, primero debe devolver los amplificadores de detección de ese banco a un estado inactivo, listos para detectar la siguiente fila. Esto se conoce como operación de "precarga" o "cerrar" la fila. Se puede ordenar una precarga explícitamente o se puede realizar automáticamente al finalizar una operación de lectura o escritura. Nuevamente, hay un tiempo mínimo, el retraso de precarga de fila, t RP , que debe transcurrir antes de que esa fila esté completamente "cerrada" y, por lo tanto, el banco esté inactivo para recibir otro comando de activación en ese banco.
Aunque actualizar una fila es un efecto secundario automático de activarla, hay un tiempo mínimo para que esto suceda, lo que requiere un tiempo mínimo de acceso a la fila t retraso RAS entre un comando activo que abre una fila y el comando de precarga correspondiente que la cierra. Este límite suele verse eclipsado por los comandos de lectura y escritura deseados en la fila, por lo que su valor tiene poco efecto en el rendimiento típico.
El comando de no operación siempre está permitido, mientras que el comando de registro del modo de carga requiere que todos los bancos estén inactivos y un retraso posterior para que los cambios surtan efecto. El comando de actualización automática también requiere que todos los bancos estén inactivos y requiere un tiempo de ciclo de actualización t RFC para devolver el chip al estado inactivo. (Este tiempo suele ser igual a t RCD +t RP .) El único otro comando permitido en un banco inactivo es el comando activo. Esto requiere, como se mencionó anteriormente, t RCD antes de que la fila esté completamente abierta y pueda aceptar comandos de lectura y escritura.
Cuando un banco está abierto, se permiten cuatro comandos: lectura, escritura, terminación en ráfaga y precarga. Los comandos de lectura y escritura comienzan en ráfagas, que pueden interrumpirse con los siguientes comandos.
Se puede emitir un comando de lectura, finalización de ráfaga o precarga en cualquier momento después de un comando de lectura, e interrumpirá la ráfaga de lectura después de la latencia CAS configurada. Entonces, si se emite un comando de lectura en el ciclo 0, se emite otro comando de lectura en el ciclo 2 y la latencia CAS es 3, entonces el primer comando de lectura comenzará a distribuir datos durante los ciclos 3 y 4, luego los resultados de la segunda lectura. El comando aparecerá comenzando con el ciclo 5.
Si el comando emitido en el ciclo 2 fuera una terminación en ráfaga o una precarga del banco activo, entonces no se generaría ninguna salida durante el ciclo 5.
Aunque la lectura interrumpida puede ser para cualquier banco activo, un comando de precarga solo interrumpirá la ráfaga de lectura si es para el mismo banco o para todos los bancos; un comando de precarga a un banco diferente no interrumpirá una ráfaga de lectura.
Es posible interrumpir una ráfaga de lectura mediante un comando de escritura, pero es más difícil. Se puede hacer si la señal DQM se usa para suprimir la salida de la SDRAM de modo que el controlador de memoria pueda enviar datos a través de las líneas DQ a la SDRAM a tiempo para la operación de escritura. Debido a que los efectos de DQM en los datos leídos se retrasan dos ciclos, pero los efectos de DQM en los datos escritos son inmediatos, se debe aumentar DQM (para enmascarar los datos leídos) comenzando al menos dos ciclos antes del comando de escritura, pero se debe disminuir durante el ciclo del comando de escritura (suponiendo que el comando de escritura esté destinado a tener un efecto).
Hacer esto en solo dos ciclos de reloj requiere una coordinación cuidadosa entre el tiempo que tarda la SDRAM en apagar su salida en un flanco del reloj y el tiempo que los datos deben suministrarse como entrada a la SDRAM para la escritura en el siguiente flanco del reloj. Si la frecuencia del reloj es demasiado alta para permitir tiempo suficiente, es posible que se requieran tres ciclos.
Si el comando de lectura incluye precarga automática, la precarga comienza el mismo ciclo que el comando de interrupción.
Un microprocesador moderno con caché generalmente accederá a la memoria en unidades de líneas de caché . Para transferir una línea de caché de 64 bytes se requieren ocho accesos consecutivos a un DIMM de 64 bits, todos los cuales pueden activarse mediante un único comando de lectura o escritura configurando los chips SDRAM, utilizando el registro de modo, para realizar ráfagas de ocho palabras . La recuperación de una línea de caché generalmente se activa mediante una lectura de una dirección particular, y la SDRAM permite que la "palabra crítica" de la línea de caché se transfiera primero. ("Palabra" aquí se refiere al ancho del chip SDRAM o DIMM, que es de 64 bits para un DIMM típico). Los chips SDRAM admiten dos convenciones posibles para el orden de las palabras restantes en la línea de caché.
Las ráfagas siempre acceden a un bloque alineado de palabras consecutivas de BL que comienzan en un múltiplo de BL. Así, por ejemplo, un acceso en ráfaga de cuatro palabras a cualquier dirección de columna del cuatro al siete devolverá las palabras del cuatro al siete. El orden, sin embargo, depende de la dirección solicitada y de la opción de tipo de ráfaga configurada: secuencial o intercalada. Normalmente, un controlador de memoria requerirá uno u otro. Cuando la longitud de la ráfaga es uno o dos, el tipo de ráfaga no importa. Para una longitud de ráfaga de uno, la palabra solicitada es la única palabra a la que se accede. Para una longitud de ráfaga de dos, se accede primero a la palabra solicitada y en segundo lugar a la otra palabra del bloque alineado. Esta es la siguiente palabra si se especificó una dirección par y la palabra anterior si se especificó una dirección impar.
Para el modo de ráfaga secuencial , se accede a las palabras posteriores en orden de dirección creciente, regresando al inicio del bloque cuando se llega al final. Entonces, por ejemplo, para una longitud de ráfaga de cuatro y una dirección de columna solicitada de cinco, se accedería a las palabras en el orden 5-6-7-4. Si la longitud de la ráfaga fuera ocho, el orden de acceso sería 5-6-7-0-1-2-3-4. Esto se hace agregando un contador a la dirección de la columna e ignorando los acarreos más allá de la longitud de la ráfaga. El modo de ráfaga entrelazada calcula la dirección utilizando una operación u exclusiva entre el contador y la dirección. Usando la misma dirección inicial de cinco, una ráfaga de cuatro palabras devolvería palabras en el orden 5-4-7-6. Una ráfaga de ocho palabras sería 5-4-7-6-1-0-3-2. [11] Aunque es más confuso para los humanos, esto puede ser más fácil de implementar en hardware y es el preferido por Intel para sus microprocesadores. [ cita necesaria ]
Si la dirección de la columna solicitada está al comienzo de un bloque, ambos modos de ráfaga (secuencial e intercalado) devuelven datos en la misma secuencia secuencial 0-1-2-3-4-5-6-7. La diferencia solo importa si se recupera una línea de caché de la memoria en el orden de palabras críticas primero.
La SDRAM de velocidad de datos única tiene un único registro de modo programable de 10 bits. Los estándares SDRAM de doble velocidad de datos posteriores añaden registros de modo adicionales, direccionados mediante los pines de dirección del banco. Para SDR SDRAM, los pines de dirección del banco y las líneas de dirección A10 y superiores se ignoran, pero deben ser cero durante una escritura de registro de modo.
Los bits son M9 a M0 y se presentan en las líneas de dirección A9 a A0 durante un ciclo de registro en modo de carga.
Los estándares SDRAM posteriores (doble velocidad de datos) utilizan más bits de registro de modo y proporcionan registros de modo adicionales llamados "registros de modo extendido". El número de registro se codifica en los pines de dirección del banco durante el comando de registro del modo de carga. Por ejemplo, la SDRAM DDR2 tiene un registro de modo extendido de 13 bits, un registro de modo extendido n.° 1 (EMR1) de 13 bits y un registro de modo extendido n.° 2 de 5 bits (EMR2).
Es posible actualizar un chip de RAM abriendo y cerrando (activando y precargando) cada fila en cada banco. Sin embargo, para simplificar el controlador de memoria, los chips SDRAM admiten un comando de "actualización automática", que realiza estas operaciones en una fila de cada banco simultáneamente. La SDRAM también mantiene un contador interno, que itera sobre todas las filas posibles. El controlador de memoria simplemente debe emitir una cantidad suficiente de comandos de actualización automática (uno por fila, 8192 en el ejemplo que hemos estado usando) en cada intervalo de actualización (t REF = 64 ms es un valor común). Todos los bancos deben estar inactivos (cerrados, precargados) cuando se emite este comando.
Como se mencionó, la entrada de habilitación de reloj (CKE) se puede usar para detener efectivamente el reloj de una SDRAM. La entrada CKE se muestrea en cada flanco ascendente del reloj y, si es bajo, el siguiente flanco ascendente del reloj se ignora para todos los fines que no sean verificar CKE. Mientras el CKE sea bajo, está permitido cambiar la velocidad del reloj o incluso detenerlo por completo.
Si el CKE se reduce mientras la SDRAM realiza operaciones, simplemente se "congela" en su lugar hasta que el CKE vuelva a aumentar.
Si la SDRAM está inactiva (todos los bancos precargados, no hay comandos en progreso) cuando se baja el CKE, la SDRAM entra automáticamente en modo de apagado, consumiendo una energía mínima hasta que el CKE se eleva nuevamente. Esto no debe durar más que el intervalo de actualización máximo t REF , o se puede perder el contenido de la memoria. Es legal detener el reloj por completo durante este tiempo para ahorrar energía adicional.
Finalmente, si se reduce el CKE al mismo tiempo que se envía un comando de actualización automática a la SDRAM, la SDRAM ingresa al modo de actualización automática. Esto es como apagar, pero la SDRAM usa un temporizador en el chip para generar ciclos de actualización internos según sea necesario. El reloj podrá pararse durante este tiempo. Si bien el modo de actualización automática consume un poco más de energía que el modo de apagado, permite que el controlador de memoria se desactive por completo, lo que normalmente compensa con creces la diferencia.
La SDRAM diseñada para dispositivos que funcionan con baterías ofrece algunas opciones adicionales de ahorro de energía. Uno es la actualización dependiente de la temperatura; un sensor de temperatura en el chip reduce la frecuencia de actualización a temperaturas más bajas, en lugar de ejecutarlo siempre a la peor frecuencia. Otra es la actualización selectiva, que limita la actualización automática a una parte de la matriz DRAM. La fracción que se actualiza se configura mediante un registro de modo extendido. El tercero, implementado en Mobile DDR (LPDDR) y LPDDR2, es el modo de "apagado profundo", que invalida la memoria y requiere una reinicialización completa para salir. Esto se activa enviando un comando de "terminación de ráfaga" mientras se reduce el CKE.
DDR SDRAM emplea una arquitectura de captación previa para permitir un acceso rápido y sencillo a múltiples palabras de datos ubicadas en una fila física común en la memoria.
La arquitectura de captación previa aprovecha las características específicas de los accesos a la memoria de la DRAM. Las operaciones típicas de memoria DRAM implican tres fases: precarga de línea de bits, acceso a filas, acceso a columnas. El acceso a filas es el corazón de una operación de lectura, ya que implica la detección cuidadosa de las pequeñas señales en las celdas de memoria DRAM; es la fase más lenta del funcionamiento de la memoria. Sin embargo, una vez que se lee una fila, los accesos posteriores a las columnas de esa misma fila pueden ser muy rápidos, ya que los amplificadores de detección también actúan como pestillos. Como referencia, una fila de un dispositivo DDR3 de 1 Gbit [6] tiene 2048 bits de ancho, por lo que internamente se leen 2048 bits en 2048 amplificadores de detección separados durante la fase de acceso a la fila. Los accesos a las filas pueden tardar 50 ns , dependiendo de la velocidad de la DRAM, mientras que los accesos a las columnas desde una fila abierta son menos de 10 ns.
Las arquitecturas DRAM tradicionales han admitido durante mucho tiempo el acceso rápido a las columnas de bits en una fila abierta. Para un chip de memoria de 8 bits de ancho con una fila de 2048 bits de ancho, los accesos a cualquiera de las 256 palabras de datos (2048/8) en la fila pueden ser muy rápidos, siempre que no se produzcan accesos intermedios a otras filas.
El inconveniente del antiguo método de acceso rápido a las columnas era que se tenía que enviar una nueva dirección de columna para cada palabra de datos adicional en la fila. El bus de direcciones tenía que funcionar con la misma frecuencia que el bus de datos. La arquitectura de captación previa simplifica este proceso al permitir que una solicitud de dirección única genere múltiples palabras de datos.
En una arquitectura de búfer de captación previa, cuando se produce un acceso a la memoria en una fila, el búfer toma un conjunto de palabras de datos adyacentes en la fila y las lee ("las explota") en una secuencia rápida en los pines IO, sin necesidad de solicitudes de direcciones de columnas individuales. Esto supone que la CPU quiere palabras de datos adyacentes en la memoria, lo que en la práctica suele ser el caso. Por ejemplo, en DDR1, se leerán dos palabras de datos adyacentes de cada chip en el mismo ciclo de reloj y se colocarán en el búfer de búsqueda previa. Luego, cada palabra se transmitirá en flancos ascendentes y descendentes consecutivos del ciclo del reloj. De manera similar, en DDR2 con un buffer de búsqueda previa de 4n, se leen cuatro palabras de datos consecutivas y se colocan en el buffer mientras un reloj, que es dos veces más rápido que el reloj interno de DDR, transmite cada una de las palabras en los flancos ascendentes y descendentes consecutivos del reloj externo más rápido [12]
La profundidad del búfer de captación previa también se puede considerar como la relación entre la frecuencia de la memoria central y la frecuencia de IO. En una arquitectura de captación previa de 8n (como DDR3 ), las IO funcionarán 8 veces más rápido que el núcleo de memoria (cada acceso a la memoria resulta en una ráfaga de 8 palabras de datos en las IO). Así, se combina un núcleo de memoria de 200 MHz con IO, cada uno de los cuales funciona ocho veces más rápido (1600 megabits por segundo). Si la memoria tiene 16 IO, el ancho de banda de lectura total sería 200 MHz x 8 palabras de datos/acceso x 16 IO = 25,6 gigabits por segundo (Gbit/s) o 3,2 gigabytes por segundo (GB/s). Los módulos con varios chips DRAM pueden proporcionar un ancho de banda correspondientemente mayor.
Cada generación de SDRAM tiene un tamaño de búfer de captación previa diferente:
Originalmente conocida simplemente como SDRAM , la SDRAM de velocidad de datos única puede aceptar un comando y transferir una palabra de datos por ciclo de reloj. Los chips se fabrican con una variedad de tamaños de bus de datos (más comúnmente 4, 8 o 16 bits), pero los chips generalmente se ensamblan en DIMM de 168 pines que leen o escriben 64 (no ECC) o 72 ( ECC ) bits a la vez. .
El uso del bus de datos es complejo y, por lo tanto, requiere un circuito controlador DRAM complejo. Esto se debe a que los datos escritos en la DRAM deben presentarse en el mismo ciclo que el comando de escritura, pero las lecturas producen una salida 2 o 3 ciclos después del comando de lectura. El controlador DRAM debe garantizar que el bus de datos nunca sea necesario para una lectura y escritura al mismo tiempo.
Las velocidades de reloj típicas de SDR SDRAM son 66, 100 y 133 MHz (períodos de 15, 10 y 7,5 ns), respectivamente, denominadas PC66, PC100 y PC133. Estaban disponibles velocidades de reloj de hasta 200 MHz. Funciona a una tensión de 3,3 V.
Este tipo de SDRAM es más lento que las variantes DDR, porque sólo se transmite una palabra de datos por ciclo de reloj (velocidad de datos única). Pero este tipo también es más rápido que sus predecesores con datos extendidos DRAM (EDO-RAM) y DRAM en modo de página rápida (FPM-RAM), que normalmente tomaban dos o tres relojes para transferir una palabra de datos.
PC66 se refiere al estándar de memoria interna extraíble de la computadora definido por JEDEC . PC66 es una DRAM síncrona que funciona a una frecuencia de reloj de 66,66 MHz, en un bus de 64 bits, a un voltaje de 3,3 V. PC66 está disponible en factores de forma DIMM de 168 pines y SO-DIMM de 144 pines . El ancho de banda teórico es de 533 MB/s. (1 MB/s = un millón de bytes por segundo)
Este estándar fue utilizado por las PC basadas en Intel Pentium y AMD K6 . También aparece en el Beige Power Mac G3 , los primeros iBooks y PowerBook G3 . También se utiliza en muchos de los primeros sistemas Intel Celeron con un FSB de 66 MHz . Fue reemplazado por los estándares PC100 y PC133.
PC100 es un estándar para la memoria de acceso aleatorio interna extraíble de la computadora , definido por el JEDEC . PC100 se refiere a DRAM síncrona que funciona a una frecuencia de reloj de 100 MHz, en un bus de 64 bits de ancho, a un voltaje de 3,3 V. PC100 está disponible en factores de forma DIMM de 168 pines y SO-DIMM de 144 pines . PC100 es compatible con versiones anteriores de PC66 y fue reemplazado por el estándar PC133.
Un módulo construido con chips SDRAM de 100 MHz no es necesariamente capaz de funcionar a 100 MHz. El estándar PC100 especifica las capacidades del módulo de memoria en su conjunto. PC100 se utiliza en muchas computadoras antiguas; A finales de la década de 1990, las PC eran las computadoras más comunes con memoria PC100.
PC133 es un estándar de memoria de computadora definido por JEDEC . PC133 se refiere a SDR SDRAM que funciona a una frecuencia de reloj de 133 MHz, en un bus de 64 bits de ancho, a un voltaje de 3,3 V. PC133 está disponible en factores de forma DIMM de 168 pines y SO-DIMM de 144 pines . PC133 es el estándar SDR SDRAM más rápido y definitivo jamás aprobado por JEDEC y ofrece un ancho de banda de 1,066 GB por segundo ([133,33 MHz * 64/8]=1,066 GB/s). (1 GB/s = mil millones de bytes por segundo) PC133 es compatible con versiones anteriores de PC100 y PC66.
Si bien la latencia de acceso de la DRAM está fundamentalmente limitada por la matriz de DRAM, la DRAM tiene un ancho de banda potencial muy alto porque cada lectura interna es en realidad una fila de muchos miles de bits. Para que este ancho de banda esté disponible para los usuarios, se desarrolló una interfaz de doble velocidad de datos . Utiliza los mismos comandos, aceptados una vez por ciclo, pero lee o escribe dos palabras de datos por ciclo de reloj. La interfaz DDR logra esto leyendo y escribiendo datos en los flancos ascendente y descendente de la señal del reloj. Además, en retrospectiva, se realizaron algunos cambios menores en la sincronización de la interfaz SDR y el voltaje de suministro se redujo de 3,3 a 2,5 V. Como resultado, la SDRAM DDR no es compatible con versiones anteriores de la SDRAM SDR.
DDR SDRAM (a veces llamada DDR1 para mayor claridad) duplica la unidad mínima de lectura o escritura; cada acceso se refiere al menos a dos palabras consecutivas.
Las velocidades de reloj típicas de DDR SDRAM son 133, 166 y 200 MHz (7,5, 6 y 5 ns/ciclo), generalmente descritas como DDR-266, DDR-333 y DDR-400 (3,75, 3 y 2,5 ns por latido). Los DIMM de 184 pines correspondientes se conocen como PC-2100, PC-2700 y PC-3200. Está disponible un rendimiento de hasta DDR-550 (PC-4400).
DDR2 SDRAM es muy similar a DDR SDRAM, pero vuelve a duplicar la unidad mínima de lectura o escritura, a cuatro palabras consecutivas. El protocolo del bus también se simplificó para permitir una operación de mayor rendimiento. (En particular, se elimina el comando "terminación de ráfaga".) Esto permite duplicar la velocidad del bus de la SDRAM sin aumentar la velocidad del reloj de las operaciones de la RAM interna; en cambio, las operaciones internas se realizan en unidades cuatro veces más anchas que la SDRAM. Además, se agregó un pin de dirección bancaria adicional (BA2) para permitir ocho bancos en chips de RAM de gran tamaño.
Las velocidades de reloj típicas de DDR2 SDRAM son 200, 266, 333 o 400 MHz (períodos de 5, 3,75, 3 y 2,5 ns), generalmente descritas como DDR2-400, DDR2-533, DDR2-667 y DDR2-800 (períodos de 2,5, 1,875, 1,5 y 1,25 ns). Los DIMM de 240 pines correspondientes se conocen como PC2-3200 a PC2-6400. La SDRAM DDR2 ahora está disponible a una velocidad de reloj de 533 MHz, generalmente descrita como DDR2-1066 y los DIMM correspondientes se conocen como PC2-8500 (también denominados PC2-8600 según el fabricante). Está disponible un rendimiento de hasta DDR2-1250 (PC2-10000).
Tenga en cuenta que debido a que las operaciones internas se realizan a la mitad de la frecuencia de reloj, la memoria DDR2-400 (velocidad de reloj interna de 100 MHz) tiene una latencia algo mayor que la DDR-400 (velocidad de reloj interna de 200 MHz).
DDR3 continúa la tendencia, duplicando la unidad mínima de lectura o escritura a ocho palabras consecutivas. Esto permite duplicar nuevamente el ancho de banda y la velocidad del bus externo sin tener que cambiar la velocidad del reloj de las operaciones internas, solo el ancho. Para mantener transferencias de 800 a 1600 M/s (ambos bordes de un reloj de 400 a 800 MHz), la matriz de RAM interna debe realizar 100 a 200 M de búsquedas por segundo.
Nuevamente, con cada duplicación, la desventaja es el aumento de la latencia . Al igual que con todas las generaciones de DDR SDRAM, los comandos todavía están restringidos a un flanco de reloj y las latencias de los comandos se dan en términos de ciclos de reloj, que son la mitad de la velocidad de la tasa de transferencia normalmente citada (una latencia CAS de 8 con DDR3-800 es 8/ (400 MHz) = 20 ns, exactamente la misma latencia de CAS2 en PC100 SDR SDRAM).
Los chips de memoria DDR3 se están fabricando comercialmente [15] y los sistemas informáticos que los utilizan estuvieron disponibles desde la segunda mitad de 2007, [16] con un uso significativo a partir de 2008 en adelante. [17] Las velocidades de reloj iniciales fueron 400 y 533 MHz, que se describen como DDR3-800 y DDR3-1066 (módulos PC3-6400 y PC3-8500), pero 667 y 800 MHz, descritos como DDR3-1333 y DDR3-1600 ( Los módulos PC3-10600 y PC3-12800) ahora son comunes. [18] Hay disponibles rendimientos hasta DDR3-2800 (módulos PC3 22400). [19]
DDR4 SDRAM es la sucesora de DDR3 SDRAM . Fue revelado en el Foro de Desarrolladores Intel en San Francisco en 2008, y debía ser lanzado al mercado durante 2011. El momento varió considerablemente durante su desarrollo: originalmente se esperaba que fuera lanzado en 2012, [20] y posteriormente (durante 2010) se esperaba que se lanzara en 2015, [21] antes de que se anunciaran las muestras a principios de 2011 y los fabricantes comenzaran a anunciar que la producción comercial y el lanzamiento al mercado se anticipaban para 2012. DDR4 alcanzó la adopción masiva en el mercado alrededor de 2015, lo que es comparable con aproximadamente Se necesitaron cinco años para que DDR3 lograra una transición masiva al mercado sobre DDR2.
Los chips DDR4 funcionan a 1,2 V o menos, [22] [23] en comparación con los 1,5 V de los chips DDR3, y tienen más de 2 mil millones de transferencias de datos por segundo. Se esperaba que se introdujeran a velocidades de frecuencia de 2133 MHz, que se estimaba que aumentarían a un potencial de 4266 MHz [24] y un voltaje reducido de 1,05 V [25] para 2013.
DDR4 no volvió a duplicar el ancho de captación previa interna, pero utiliza la misma captación previa de 8 n que DDR3. [26] Por lo tanto, será necesario intercalar lecturas de varios bancos para mantener ocupado el bus de datos.
En febrero de 2009, Samsung validó los chips DRAM de 40 nm, considerados un "paso significativo" hacia el desarrollo de DDR4 [27] ya que, a partir de 2009, los chips DRAM actuales apenas comenzaban a migrar a un proceso de 50 nm. [28] En enero de 2011, Samsung anunció la finalización y lanzamiento para pruebas de un módulo DRAM DDR4 de 30 nm y 2048 MB [6] . Tiene un ancho de banda máximo de 2,13 Gbit/s a 1,2 V, utiliza tecnología de drenaje pseudo abierto y consume un 40% menos de energía que un módulo DDR3 equivalente. [29] [30]
En marzo de 2017, JEDEC anunció que se estaba desarrollando un estándar DDR5, [31] pero no proporcionó detalles excepto los objetivos de duplicar el ancho de banda de DDR4, reducir el consumo de energía y publicar el estándar en 2018. El estándar se publicó el 14 de julio de 2020. [32 ]
Además de DDR, se propusieron otras tecnologías de memoria para suceder a la SDR SDRAM.
RDRAM era una tecnología patentada que competía con DDR. Su precio relativamente alto y su rendimiento decepcionante (resultante de altas latencias y un canal de datos estrecho de 16 bits versus el canal de 64 bits de DDR) le hicieron perder la carrera para suceder a SDR SDRAM.
SLDRAM contaba con un mayor rendimiento y competía con RDRAM. Fue desarrollado a finales de la década de 1990 por el Consorcio SLDRAM. El Consorcio SLDRAM estaba formado por unos 20 importantes fabricantes de DRAM y de la industria informática. (El Consorcio SLDRAM se incorporó como SLDRAM Inc. y luego cambió su nombre a Advanced Memory International, Inc.) SLDRAM era un estándar abierto y no requería tarifas de licencia. Las especificaciones requerían un bus de 64 bits que funcionara a una frecuencia de reloj de 200, 300 o 400 MHz. Esto se logra estando todas las señales en la misma línea y evitando así el tiempo de sincronización de múltiples líneas. Al igual que DDR SDRAM , SLDRAM utiliza un bus de doble bombeo, lo que le otorga una velocidad efectiva de 400, [33] 600, [34] u 800 MT/s . (1 MT/s = 1000^2 transferencias por segundo)
SLDRAM utilizó un bus de comando de 11 bits (10 bits de comando CA9:0 más una línea FLAG de inicio de comando) para transmitir paquetes de comando de 40 bits en 4 flancos consecutivos de un reloj de comando diferencial (CCLK/CCLK#). A diferencia de la SDRAM, no había señales de selección por chip; A cada chip se le asignó una identificación cuando se reiniciaba, y el comando contenía la identificación del chip que debería procesarlo. Los datos se transfirieron en ráfagas de 4 u 8 palabras a través de un bus de datos de 18 bits (por chip), utilizando uno de dos relojes de datos diferenciales (DCLK0/DCLK0# y DCLK1/DCLK1#). A diferencia de la SDRAM estándar, el reloj lo generaba la fuente de datos (el chip SLDRAM en el caso de una operación de lectura) y se transmitía en la misma dirección que los datos, lo que reducía en gran medida la distorsión de los datos. Para evitar la necesidad de una pausa cuando cambia la fuente de DCLK, cada comando especifica qué par de DCLK usaría. [35]
El comando básico de lectura/escritura consistía en (comenzando con CA9 de la primera palabra):
Los dispositivos individuales tenían identificaciones de 8 bits. El noveno bit de la ID enviada en los comandos se utilizó para direccionar múltiples dispositivos. Se podría abordar cualquier grupo alineado del tamaño del poder de 2. Si se configuró el msbit transmitido, se ignoraron todos los bits menos significativos hasta el bit 0 menos significativo de la dirección transmitida inclusive para "¿está dirigido a mí?" propósitos. (Si el bit ID8 en realidad se considera menos significativo que ID0, la coincidencia de direcciones de unidifusión se convierte en un caso especial de este patrón).
Un comando de lectura/escritura tenía el msbit limpio:
Una omisión notable en la especificación fue la habilitación de escritura por byte; Fue diseñado para sistemas con cachés y memoria ECC , que siempre escriben en múltiplos de una línea de caché.
Los comandos adicionales (con CMD5 configurado) abrieron y cerraron filas sin transferencia de datos, realizaron operaciones de actualización, leyeron o escribieron registros de configuración y realizaron otras operaciones de mantenimiento. La mayoría de estos comandos admitían una subID adicional de 4 bits (enviada como 5 bits, usando la misma codificación de destino múltiple que la ID principal) que podría usarse para distinguir dispositivos a los que se les asignó la misma ID principal porque estaban conectados en paralelo y siempre leído/escrito al mismo tiempo.
Había varios registros de control de 8 bits y registros de estado de 32 bits para controlar varios parámetros de temporización del dispositivo.
VCM era un tipo propietario de SDRAM diseñado por NEC , pero lanzado como un estándar abierto sin tarifas de licencia. Es compatible con pines con SDRAM estándar, pero los comandos son diferentes. La tecnología era un competidor potencial de RDRAM porque VCM no era tan caro como RDRAM. Un módulo de memoria de canal virtual (VCM) es compatible mecánica y eléctricamente con la SDRAM estándar, por lo que la compatibilidad con ambos depende únicamente de las capacidades del controlador de memoria . A finales de la década de 1990, varios conjuntos de chips Northbridge para PC (como los populares VIA KX133 y KT133 ) incluían soporte VCSDRAM.
VCM inserta una caché SRAM de 16 buffers de "canal", cada "segmento" de 1/4 de fila de tamaño, entre las filas del amplificador de detección de los bancos DRAM y los pines de E/S de datos. Los comandos "prefetch" y "restore", exclusivos de VCSDRAM, copian datos entre la fila del amplificador de detección de la DRAM y los buffers de canal, mientras que el equivalente de los comandos de lectura y escritura de SDRAM especifican un número de canal al que acceder. Por lo tanto, las lecturas y escrituras se pueden realizar independientemente del estado actualmente activo de la matriz DRAM, con el equivalente a cuatro filas DRAM completas "abiertas" para acceso a la vez. Esta es una mejora con respecto a las dos filas abiertas posibles en una SDRAM estándar de dos bancos. (En realidad, existe un "canal ficticio" número 17 que se utiliza para algunas operaciones).
Para leer desde VCSDRAM, después del comando activo, se requiere un comando de "búsqueda previa" para copiar datos de la matriz de amplificadores de detección al canal SDRAM. Este comando especifica un banco, dos bits de dirección de columna (para seleccionar el segmento de la fila) y cuatro bits de número de canal. Una vez realizado esto, la matriz DRAM se puede precargar mientras continúan los comandos de lectura al búfer del canal. Para escribir, primero los datos se escriben en un búfer de canal (normalmente inicializado previamente mediante un comando de captación previa), luego un comando de restauración, con los mismos parámetros que el comando de captación previa, copia un segmento de datos del canal a la matriz de amplificadores de detección.
A diferencia de una escritura SDRAM normal, que debe realizarse en una fila activa (abierta), el banco VCSDRAM debe estar precargado (cerrado) cuando se emite el comando de restauración. Un comando activo inmediatamente después del comando de restauración especifica la fila DRAM y completa la escritura en la matriz DRAM. Además, existe un "canal ficticio" número 17 que permite escribir en la fila actualmente abierta. Es posible que no se lea, pero se puede captar previamente, escribir y restaurar en la matriz de amplificadores de detección. [36] [37]
Aunque normalmente un segmento se restaura a la misma dirección de memoria desde la que se obtuvo previamente, los buffers de canal también se pueden usar para copiar o borrar bloques de memoria grandes y alineados de manera muy eficiente. (El uso de segmentos de un cuarto de fila se debe al hecho de que las celdas DRAM son más estrechas que las celdas SRAM). Los bits SRAM están diseñados para tener cuatro bits DRAM de ancho y están convenientemente conectados a uno de los cuatro bits DRAM que se encuentran a ambos lados). Los comandos adicionales capturan previamente un par de segmentos en un par de canales, y un comando opcional combina captura previa, lectura y carga previa para reducir la sobrecarga de las lecturas aleatorias.
Los anteriores son los comandos estandarizados por JEDEC. Los chips anteriores no admitían el canal ficticio ni la captación previa de pares, y utilizaban una codificación diferente para la precarga.
Un bus de direcciones de 13 bits, como el que se muestra aquí, es adecuado para un dispositivo de hasta 128 Mbit [6] . Tiene dos bancos, cada uno de los cuales contiene 8.192 filas y 8.192 columnas. Por lo tanto, las direcciones de fila son de 13 bits, las direcciones de segmento son de dos bits y se requieren ocho bits de dirección de columna para seleccionar un byte de los 2048 bits (256 bytes) de un segmento.
La RAM de gráficos síncronos (SGRAM) es una forma especializada de SDRAM para adaptadores de gráficos. Está diseñado para tareas relacionadas con gráficos, como memoria de texturas y framebuffers , que se encuentran en las tarjetas de video . Agrega funciones como enmascaramiento de bits (escribir en un plano de bits específico sin afectar a los demás) y escritura en bloque (llenar un bloque de memoria con un solo color). A diferencia de VRAM y WRAM , SGRAM tiene un solo puerto. Sin embargo, puede abrir dos páginas de memoria a la vez, lo que simula la naturaleza de puerto dual de otras tecnologías de RAM de vídeo.
Las primeras memorias SGRAM conocidas son chips de 8 Mbit [6] que datan de 1994: el Hitachi HM5283206, presentado en noviembre de 1994, [38] y el NEC μPD481850, presentado en diciembre de 1994. [39] El primer dispositivo comercial conocido que utiliza SGRAM es la consola de videojuegos PlayStation (PS) de Sony , comenzando con el modelo japonés SCPH-5000 lanzado en diciembre de 1995, que utiliza el chip NEC μPD481850. [40] [41]
La SDRAM de doble velocidad de datos de gráficos ( GDDR SDRAM ) es un tipo de SDRAM DDR especializada diseñada para usarse como memoria principal de unidades de procesamiento de gráficos (GPU). GDDR SDRAM se diferencia de los tipos básicos de DDR SDRAM como DDR3, aunque comparten algunas tecnologías centrales. Sus características principales son frecuencias de reloj más altas tanto para el núcleo DRAM como para la interfaz de E/S, lo que proporciona un mayor ancho de banda de memoria para las GPU. A partir de 2023, existen ocho generaciones sucesivas de GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 , GDDR6X y GDDR6W .
GDDR se conocía inicialmente como DDR SGRAM. Samsung Electronics lo introdujo comercialmente como un chip de memoria de 16 Mbit [6] en 1998. [8]
High Bandwidth Memory (HBM) es una interfaz RAM de alto rendimiento para SDRAM apilada en 3D de Samsung , AMD y SK Hynix . Está diseñado para usarse junto con aceleradores de gráficos y dispositivos de red de alto rendimiento. [42] El primer chip de memoria HBM fue producido por SK Hynix en 2013. [43]
La primera DRAM síncrona comercial, la Samsung KM48SL2000 de 16 Mbit, emplea una arquitectura de banco único que permite a los diseñadores de sistemas realizar una transición sencilla de sistemas asíncronos a síncronos.
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