En electrónica y especialmente en circuitos digitales síncronos , una señal de reloj (históricamente también conocida como latido lógico [1] ) es una señal lógica electrónica ( voltaje o corriente ) que oscila entre un estado alto y bajo a una frecuencia constante y se usa como un Metrónomo para sincronizar acciones de circuitos digitales . En un circuito lógico síncrono , el tipo más común de circuito digital, la señal de reloj se aplica a todos los dispositivos de almacenamiento, flip-flops y pestillos, y hace que todos cambien de estado simultáneamente, evitando condiciones de carrera .
Una señal de reloj es producida por un oscilador electrónico llamado generador de reloj . La señal de reloj más común tiene forma de onda cuadrada con un ciclo de trabajo del 50% . Los circuitos que utilizan la señal de reloj para la sincronización pueden activarse en el flanco ascendente, en el flanco descendente o, en el caso de una velocidad de datos doble , tanto en el flanco ascendente como en el flanco descendente del ciclo del reloj.
La mayoría de los circuitos integrados (CI) de suficiente complejidad utilizan una señal de reloj para sincronizar diferentes partes del circuito, realizando ciclos a una velocidad más lenta que los retrasos de propagación interna en el peor de los casos . En algunos casos, se requiere más de un ciclo de reloj para realizar una acción predecible. A medida que los circuitos integrados se vuelven más complejos, el problema de suministrar relojes precisos y sincronizados a todos los circuitos se vuelve cada vez más difícil. El ejemplo más destacado de chips tan complejos es el microprocesador , el componente central de las computadoras modernas, que se basa en un reloj de un oscilador de cristal . Las únicas excepciones son los circuitos asíncronos como las CPU asíncronas .
Una señal de reloj también puede estar controlada, es decir, combinada con una señal de control que habilita o deshabilita la señal de reloj para una determinada parte de un circuito. Esta técnica se utiliza a menudo para ahorrar energía al cerrar efectivamente partes de un circuito digital cuando no están en uso, pero tiene el costo de una mayor complejidad en el análisis de tiempos.
La mayoría de los circuitos síncronos modernos utilizan sólo un "reloj monofásico"; en otras palabras, todas las señales del reloj se transmiten (efectivamente) por un solo cable.
En los circuitos síncronos , un "reloj bifásico" se refiere a señales de reloj distribuidas en 2 cables, cada uno con pulsos que no se superponen. Tradicionalmente, un cable se denomina "fase 1" o "φ1" ( phi 1), el otro cable transporta la señal de "fase 2" o "φ2". [2] [3] [4] [5] Debido a que se garantiza que las dos fases no se superponen, se pueden usar pestillos cerrados en lugar de flip-flops activados por flanco para almacenar información de estado siempre que las entradas a los pestillos estén en una sola fase. dependen de las salidas de los pestillos de la otra fase. Dado que un pestillo de compuerta utiliza solo cuatro compuertas en comparación con seis compuertas para un flip-flop activado por borde, un reloj de dos fases puede llevar a un diseño con un número total de compuertas más pequeño, pero generalmente con alguna penalización en dificultad y rendimiento del diseño.
Los circuitos integrados de semiconductores de óxido metálico (MOS) solían utilizar señales de reloj dual (un reloj de dos fases) en la década de 1970. Estos se generaron externamente para los microprocesadores Motorola 6800 e Intel 8080 . [6] La próxima generación de microprocesadores incorporó la generación de reloj en chip. El 8080 utiliza un reloj de 2 MHz, pero el rendimiento de procesamiento es similar al del 6800 de 1 MHz. El 8080 requiere más ciclos de reloj para ejecutar una instrucción del procesador. El 6800 tiene una frecuencia de reloj mínima de 100 kHz y el 8080 tiene una frecuencia de reloj mínima de 500 kHz. En 1976 se lanzaron versiones de mayor velocidad de ambos microprocesadores.
El 6501 requiere un generador de reloj bifásico externo. MOS Technology 6502 utiliza la misma lógica bifásica internamente, pero también incluye un generador de reloj bifásico en chip, por lo que solo necesita una entrada de reloj monofásica, lo que simplifica el diseño del sistema.
Algunos de los primeros circuitos integrados utilizan lógica de cuatro fases , lo que requiere una entrada de reloj de cuatro fases que consta de cuatro señales de reloj separadas que no se superponen. [8] Esto era particularmente común entre los primeros microprocesadores como el National Semiconductor IMP-16 , Texas Instruments TMS9900 y el chipset Western Digital WD16 utilizado en el DEC LSI-11.
Los relojes de cuatro fases rara vez se han utilizado en los procesadores CMOS más nuevos, como el microprocesador DEC WRL MultiTitan. [9] y en la tecnología Fast14 de Intrinsity . La mayoría de los microprocesadores y microcontroladores modernos utilizan un reloj monofásico.
Muchas microcomputadoras modernas utilizan un " multiplicador de reloj " que multiplica un reloj externo de menor frecuencia a la velocidad de reloj apropiada del microprocesador. Esto permite que la CPU funcione a una frecuencia mucho más alta que el resto de la computadora, lo que proporciona ganancias de rendimiento en situaciones en las que la CPU no necesita esperar por un factor externo (como la memoria o la entrada/salida ).
La gran mayoría de dispositivos digitales no requieren un reloj a una frecuencia fija y constante. Siempre que se respeten los períodos de reloj mínimo y máximo, el tiempo entre los flancos del reloj puede variar ampliamente de un flanco al siguiente y viceversa. Estos dispositivos digitales funcionan igual de bien con un generador de reloj que cambia dinámicamente su frecuencia, como la generación de reloj de espectro ensanchado , el escalado dinámico de frecuencia , etc. Los dispositivos que utilizan lógica estática ni siquiera tienen un período de reloj máximo (o en otras palabras, frecuencia mínima de reloj); dichos dispositivos se pueden ralentizar y pausar indefinidamente y luego reanudarlos a la velocidad máxima del reloj en cualquier momento posterior.
Algunos circuitos sensibles de señales mixtas , como los convertidores analógicos a digitales de precisión , utilizan ondas sinusoidales en lugar de ondas cuadradas como señales de reloj, porque las ondas cuadradas contienen armónicos de alta frecuencia que pueden interferir con los circuitos analógicos y causar ruido . Estos relojes de onda sinusoidal suelen ser señales diferenciales , porque este tipo de señal tiene el doble de velocidad de respuesta y, por lo tanto, la mitad de incertidumbre de sincronización, que una señal de un solo extremo con el mismo rango de voltaje. Las señales diferenciales irradian con menos fuerza que una sola línea. Alternativamente, se puede utilizar una sola línea blindada por líneas eléctricas y de tierra.
En los circuitos CMOS, las capacitancias de las puertas se cargan y descargan continuamente. Un condensador no disipa energía, pero la energía se desperdicia en los transistores impulsores. En la computación reversible , se pueden utilizar inductores para almacenar esta energía y reducir la pérdida de energía, pero tienden a ser bastante grandes. Alternativamente, utilizando un reloj de onda sinusoidal, puertas de transmisión CMOS y técnicas de ahorro de energía, se pueden reducir los requisitos de energía. [ cita necesaria ]
La forma más efectiva de hacer llegar la señal del reloj a cada parte de un chip que la necesita, con la menor desviación , es una rejilla metálica. En un microprocesador grande, la energía utilizada para controlar la señal del reloj puede ser superior al 30% de la energía total utilizada por todo el chip. Toda la estructura con las puertas en los extremos y todos los amplificadores intermedios deben cargarse y descargarse en cada ciclo. [10] [11] Para ahorrar energía, la compuerta del reloj apaga temporalmente parte del árbol.
La red de distribución de reloj (o árbol de reloj , cuando esta red forma un árbol como un árbol H ) distribuye la(s) señal(es) de reloj desde un punto común a todos los elementos que la necesitan. Dado que esta función es vital para el funcionamiento de un sistema síncrono, se ha prestado mucha atención a las características de estas señales de reloj y a las redes eléctricas utilizadas en su distribución. Las señales de reloj suelen considerarse simples señales de control; sin embargo, estas señales tienen algunas características y atributos muy especiales.
Las señales de reloj generalmente se cargan con la mayor distribución y funcionan a las velocidades más altas de cualquier señal dentro del sistema síncrono. Dado que las señales de reloj proporcionan una referencia temporal a las señales de datos, las formas de onda del reloj deben ser particularmente limpias y nítidas. Además, estas señales de reloj se ven particularmente afectadas por la escala de la tecnología (consulte la ley de Moore ), en el sentido de que las líneas largas de interconexión global se vuelven significativamente más resistivas a medida que disminuyen las dimensiones de las líneas. Esta mayor resistencia de línea es una de las razones principales de la creciente importancia de la distribución del reloj en el rendimiento síncrono. Finalmente, el control de cualquier diferencia e incertidumbre en los tiempos de llegada de las señales del reloj puede limitar severamente el rendimiento máximo de todo el sistema y crear condiciones de carrera catastróficas en las que una señal de datos incorrecta puede quedar atrapada dentro de un registro.
La mayoría de los sistemas digitales síncronos constan de bancos en cascada de registros secuenciales con lógica combinacional entre cada conjunto de registros. Los requisitos funcionales del sistema digital se satisfacen mediante las etapas lógicas. Cada etapa lógica introduce un retraso que afecta el rendimiento de la sincronización, y el rendimiento de la sincronización del diseño digital se puede evaluar en relación con los requisitos de sincronización mediante un análisis de sincronización. A menudo se debe hacer una consideración especial para cumplir con los requisitos de tiempo. Por ejemplo, los requisitos de rendimiento global y de temporización local pueden satisfacerse mediante la inserción cuidadosa de registros de canalización en ventanas de tiempo igualmente espaciadas para satisfacer las restricciones de temporización críticas del peor de los casos . El diseño adecuado de la red de distribución de relojes ayuda a garantizar que se cumplan los requisitos críticos de sincronización y que no existan condiciones de carrera (consulte también sesgo de reloj ).
Los componentes de retardo que componen un sistema síncrono general se componen de los siguientes tres subsistemas individuales: los elementos de almacenamiento de memoria, los elementos lógicos y los circuitos de sincronización y la red de distribución.
Actualmente se están desarrollando nuevas estructuras para mejorar estos problemas y proporcionar soluciones efectivas. Áreas importantes de investigación incluyen técnicas de sincronización resonante ("malla de reloj resonante"), [12] [13] [14] [15] interconexión óptica en chip y metodologías de sincronización local .
la energía consumida por el subsistema de reloj de EV6 fue aproximadamente el 32% de la poder central total.
En comparación, fue aproximadamente el 25% para el EV56, aproximadamente el 37% para el EV5 y aproximadamente el 40% para el EV4.
Adaptado de Eby Friedman Archivado el 12 de agosto de 2014 en la columna de Wayback Machine en el boletín electrónico ACM SIGDA por Igor Markov El
texto original está disponible en https://web.archive.org/web/20100711135550/http:// www.sigda.org/newsletter/2005/eNews_051201.html