La memoria de acceso aleatorio dinámico síncrono de doble velocidad de datos 5 ( DDR5 SDRAM ) es un tipo de memoria de acceso aleatorio dinámico síncrono . En comparación con su predecesora DDR4 SDRAM , la DDR5 fue planificada para reducir el consumo de energía, al mismo tiempo que duplicaba el ancho de banda . [5] El estándar, originalmente previsto para 2018, [6] se lanzó el 14 de julio de 2020. [2]
Una nueva característica llamada Decision Feedback Equalization (DFE) permite la escalabilidad de la velocidad de entrada/salida (E/S) para un mayor ancho de banda y una mejora del rendimiento. La DDR5 tiene aproximadamente la misma latencia (alrededor de 14 ns ) que la DDR4 y la DDR3. [7] La DDR5 óctuplica la capacidad máxima de DIMM de 64 GB a 512 GB. [8] [3] La DDR5 también tiene frecuencias más altas que la DDR4, hasta 8 GT/s, lo que se traduce en 64 GB/s (8 gigatransferencias/segundo * ancho de 64 bits / 8 bits/byte = 64 GB/s) de ancho de banda por DIMM.
Rambus anunció un módulo de memoria dual en línea DDR5 (DIMM) funcional en septiembre de 2017. [9] [10] El 15 de noviembre de 2018, SK Hynix anunció la finalización de su primer chip de RAM DDR5; funcionando a 5,2 GT/s a 1,1 V. [11] En febrero de 2019, SK Hynix anunció un chip de 6,4 GT/s, la velocidad más alta especificada por el estándar preliminar DDR5. [12] El primer chip DRAM DDR5 de producción fue lanzado oficialmente por SK Hynix el 6 de octubre de 2020. [13] [14]
El estándar JEDEC independiente Low Power Double Data Rate 5 (LPDDR5), destinado a computadoras portátiles y teléfonos inteligentes, se lanzó en febrero de 2019. [15]
En comparación con la DDR4, la DDR5 reduce aún más el voltaje de la memoria a 1,1 V , lo que reduce el consumo de energía. Los módulos DDR5 incorporan reguladores de voltaje integrados para alcanzar velocidades más altas. [10]
A diferencia de la DDR4, todos los chips DDR5 tienen un código de corrección de errores integrado , que detecta y corrige errores antes de enviar datos a la CPU, para mejorar la confiabilidad y permitir chips de RAM más densos que reducen la tasa de defectos por chip. Sin embargo, el código de corrección de errores integrado no es lo mismo que la memoria ECC verdadera con chips de corrección de datos adicionales en el módulo de memoria. Todavía existen variantes DIMM DDR5 no ECC y ECC; las variantes ECC tienen líneas de datos adicionales a la CPU para enviar datos de detección de errores, lo que permite que la CPU detecte y corrija errores que ocurren en tránsito. [16]
Cada DIMM DDR5 tiene dos canales independientes. Las generaciones anteriores de DIMM presentaban un solo canal y un bus CA (Comando/Dirección) que controlaba todo el módulo de memoria con sus 64 (para memoria no ECC) o 72 (para memoria ECC) líneas de datos. Ambos subcanales de un DIMM DDR5 tienen su propio bus CA, que controla 32 bits para la memoria no ECC y 36 o 40 líneas de datos para la memoria ECC, lo que da como resultado un número total de 64, 72 u 80 líneas de datos. El ancho de bus reducido se compensa con una longitud de ráfaga mínima duplicada de 16, que conserva el tamaño de acceso mínimo de 64 bytes, que coincide con el tamaño de línea de caché utilizado por los microprocesadores x86 modernos . [17]
Se pueden montar varios chips de memoria DDR5 en una placa de circuito para formar módulos de memoria. Para su uso en computadoras personales y servidores, la memoria DDR5 generalmente se suministra en módulos de memoria dual en línea de 288 pines, más comúnmente conocidos como DIMM . Al igual que con las generaciones de memoria anteriores, hay múltiples variantes de DIMM disponibles para DDR5.
Los módulos de memoria sin búfer (UDIMM) exponen directamente la interfaz del chip de memoria al conector del módulo. Las variantes registradas o de carga reducida (RDIMM/LRDIMM) utilizan circuitos activos adicionales en el módulo de memoria para amortiguar las señales entre el controlador de memoria y los chips DRAM. Esto reduce la carga capacitiva en el bus DDR5.
Las memorias DDR5 RDIMM/LRDIMM utilizan una entrada de 12 V y las UDIMM utilizan una entrada de 5 V. [18] Para evitar daños por inserción accidental del tipo de memoria incorrecto, las memorias DDR5 UDIMM y (L)RDIMM no son compatibles mecánicamente. Además, las memorias DIMM DDR5 se suministran con alimentación de interfaz de administración a 3,3 V, [19] [20] y utilizan circuitos integrados (un circuito integrado de administración de energía [21] y componentes pasivos asociados ) para convertir al voltaje más bajo requerido por los chips de memoria. La regulación de voltaje final cerca del punto de uso proporciona energía más estable y refleja el desarrollo de módulos reguladores de voltaje para fuentes de alimentación de CPU.
Las velocidades de memoria DDR5 estándar varían de 4000 a 6400 millones de transferencias por segundo (PC5-32000 a PC5-51200). [3] Es posible que se agreguen velocidades más altas más adelante, como sucedió con las generaciones anteriores.
En comparación con la SDRAM DDR4, la longitud mínima de ráfaga se duplicó a 16, con la opción de "burst chop" después de ocho transferencias. El rango de direccionamiento también se amplió ligeramente de la siguiente manera:
La codificación de comandos se ha reorganizado significativamente y se inspira en la de LPDDR4 ; los comandos se envían utilizando uno o dos ciclos con un bus de 14 bits. Algunos comandos simples (por ejemplo, precarga) requieren un ciclo, mientras que los que incluyen una dirección (activar, leer, escribir) utilizan dos ciclos para incluir 28 bits de información.
Al igual que en el caso de LPDDR, ahora hay 256 registros de modo de 8 bits, en lugar de ocho registros de modo de 13 bits. Además, en lugar de reservar un registro (MR7) para que lo utilice el chip controlador de reloj registrado, se define un segundo banco completo de registros de modo (seleccionado mediante el bit CW).
El comando "Write Pattern" es nuevo para DDR5; es idéntico a un comando de escritura, pero el rango se completa con copias de un registro de modo de un byte (que por defecto es todo cero) en lugar de datos individuales. Aunque esto normalmente lleva la misma cantidad de tiempo que una escritura normal, no controlar las líneas de datos ahorra energía. Además, las escrituras en varios bancos pueden intercalarse más estrechamente ya que el bus de comandos se libera antes.
El comando multipropósito incluye varios subcomandos para el entrenamiento y la calibración del bus de datos.
Las CPU Alder Lake de 12.ª generación y Raptor Lake de 13.ª generación admiten tanto DDR5 como DDR4, pero, por lo general, solo hay zócalos DIMM para uno u otro en una placa base. Algunas placas base con el chipset H610 de Intel admiten tanto DDR4 como DDR5, pero no simultáneamente. [23]
Las CPU de servidor Sapphire Rapids y las CPU Meteor Lake admiten DDR5 pero no DDR4.
Las APU móviles de la serie Ryzen 6000 , impulsadas por su arquitectura Zen 3+ , admiten DDR5 y LPDDR5 . Los procesadores de escritorio de las series Ryzen 7000 y Ryzen 9000 también admiten memoria DDR5 de manera estándar. [24]
Las CPU de servidor Epyc Genoa y Bergamo de cuarta generación tienen soporte para DDR5 de 12 canales en el zócalo SP5 . [25] [26]
{{cite web}}: CS1 maint: estado de la URL ( enlace )Voltaje (fuente externa, nominal) / VIN_Bulk: 5 V / Voltaje de suministro de CC de entrada masiva del sistema
VIN_BULK[:] Pin de suministro de entrada de energía de 12 V al PMIC. VIN_MGMT[:] Pin de suministro de entrada de energía de 3,3 V al PMIC para salida LDO VOUT_1.8V y VOUT_1.0V, acceso a administración de banda lateral, operación de lectura de memoria interna.