Lanzado al mercado en 2014, [2] [3] [4] es una variante de la memoria dinámica de acceso aleatorio (DRAM), de la cual algunas se utilizan desde principios de la década de 1970, [5] y una versión de mayor velocidad. sucesor de las tecnologías DDR2 y DDR3 .
DDR4 no es compatible con ningún tipo anterior de memoria de acceso aleatorio (RAM) debido a diferentes voltajes de señalización e interfaces físicas, además de otros factores.
La SDRAM DDR4 se lanzó al mercado público en el segundo trimestre de 2014, centrándose en la memoria ECC , [6] mientras que los módulos DDR4 no ECC estuvieron disponibles en el tercer trimestre de 2014, acompañando el lanzamiento de los procesadores Haswell-E que requieren memoria DDR4. [7]
Características
Las principales ventajas de DDR4 sobre su predecesor, DDR3, incluyen una mayor densidad de módulos y menores requisitos de voltaje, junto con mayores velocidades de transferencia de datos . El estándar DDR4 permite DIMM de hasta 64 GB de capacidad, en comparación con el máximo de DDR3 de 16 GB por DIMM. [1] [8] [ verificación fallida ]
A diferencia de las generaciones anteriores de memoria DDR, la captación previa no se ha incrementado por encima de los 8n utilizados en DDR3; [9] : 16 el tamaño de ráfaga básico es de ocho palabras de 64 bits y se logran anchos de banda más altos enviando más comandos de lectura/escritura por segundo. Para permitir esto, el estándar divide los bancos DRAM en dos o cuatro grupos de bancos seleccionables, [10] donde las transferencias a diferentes grupos de bancos se pueden realizar más rápidamente.
Debido a que el consumo de energía aumenta con la velocidad, el voltaje reducido permite una operación a mayor velocidad sin requisitos irrazonables de energía y enfriamiento.
DDR4 funciona a un voltaje de 1,2 V con una frecuencia entre 800 y 1600 MHz (DDR4-1600 a DDR4-3200), en comparación con frecuencias entre 400 y 1067 MHz (DDR3-800 a DDR3-2133) [11] [a] y Requisitos de voltaje de 1,5 V de DDR3. Debido a la naturaleza de DDR, las velocidades generalmente se anuncian como el doble de estos números (DDR3-1600 y DDR4-2400 son comunes, mientras que DDR4-3200, DDR4-4800 y DDR4-5000 están disponibles pero a un costo mayor). A diferencia del DDR3L estándar de bajo voltaje de 1,35 V de DDR3 , no existe una versión DDR4L de bajo voltaje de DDR4. [13] [14]
Línea de tiempo
El primer prototipo de módulo de memoria DDR4 fue fabricado por Samsung y anunciado en enero de 2011. [b]Comparación física de DDR , DDR2 , DDR3 y DDR4 SDRAMParte frontal y posterior de módulos de memoria DDR4 de 8 GB [1]
2005: El organismo de estándares JEDEC comenzó a trabajar en un sucesor de DDR3 alrededor de 2005, [16] aproximadamente 2 años antes del lanzamiento de DDR3 en 2007. [17] [18] Se planeó completar la arquitectura de alto nivel de DDR4 en 2008. [ 19]
2007: En 2007 se publicó cierta información avanzada [20] y un orador invitado de Qimonda proporcionó más detalles públicos en una presentación en el Foro de Desarrolladores Intel (IDF) de San Francisco en agosto de 2008. [20] [21] [22] [23] Se describió que DDR4 implicaba un proceso de 30 nm a 1,2 voltios, con frecuencias de bus de 2133 MT/s de velocidad "normal" y 3200 MT/s de velocidad "entusiasta", y llegaba al mercado. en 2012, antes de pasar a 1 voltio en 2013. [21] [23]
2009: En febrero, Samsung validó los chips DRAM de 40 nm, considerados un "paso significativo" hacia el desarrollo de DDR4 [24] ya que en 2009, los chips DRAM apenas comenzaban a migrar a un proceso de 50 nm. [25]
2010: Posteriormente, se revelaron más detalles en MemCon 2010, Tokio (un evento de la industria de memorias para computadoras), en el que se realizó una presentación de un director de JEDEC titulada "Es hora de repensar DDR4" [26] con una diapositiva titulada "Nueva hoja de ruta: hoja de ruta más realista". is 2015" llevó a algunos sitios web a informar que la introducción de DDR4 probablemente [27] o definitivamente [28] [29] se retrasó hasta 2015. Sin embargo, las muestras de prueba de DDR4 se anunciaron de acuerdo con el cronograma original a principios de 2011, momento en el que los fabricantes comenzó a informar que la producción comercial a gran escala y su lanzamiento al mercado estaban programados para 2012. [2]
2011: En enero, Samsung anunció la finalización y lanzamiento para pruebas de un módulo DRAM DDR4 de 2 GB [1] basado en un proceso de entre 30 y 39 nm . [30] Tiene una velocidad máxima de transferencia de datos de 2133 MT/s a 1,2 V, utiliza tecnología de drenaje pseudo abierto (adaptada de la memoria DDR gráfica [31] ) y consume un 40% menos de energía que un módulo DDR3 equivalente. [30] [32] En abril, Hynix anunció la producción de módulos DDR4 de 2 GB [1] a 2400 MT/s, que también funcionan a 1,2 V en un proceso entre 30 y 39 nm (proceso exacto no especificado), [2] añadiendo que anticipaba comenzar una producción de gran volumen en la segunda mitad de 2012. [2] Se espera que los procesos de semiconductores para DDR4 pasen a menos de 30 nm en algún momento entre finales de 2012 y 2014. [33] [34] [ necesita actualización ]
2012: En mayo, Micron anunció [3] que pretende iniciar la producción a finales de 2012 de módulos de 30 nm. En julio, Samsung anunció que comenzaría a probar los primeros módulos de memoria dual en línea (RDIMM) registrados de 16 GB [1] de la industria que utilizan SDRAM DDR4 para sistemas de servidores empresariales. [35] [36] En septiembre, JEDEC publicó la especificación final de DDR4. [37]
2013: Se esperaba que DDR4 representara el 5 % del mercado de DRAM en 2013, [2] y alcanzara una adopción masiva en el mercado y una penetración de mercado del 50 % alrededor de 2015; [2] Sin embargo, a partir de 2013, la adopción de DDR4 se había retrasado y ya no se esperaba que alcanzara la mayoría del mercado hasta 2016 o después. [38] Por lo tanto, la transición de DDR3 a DDR4 está tardando más que los aproximadamente cinco años que tardó DDR3 en lograr una transición masiva al mercado sobre DDR2. [33] En parte, esto se debe a que los cambios requeridos en otros componentes afectarían a todas las demás partes de los sistemas informáticos, que necesitarían actualizarse para funcionar con DDR4. [39]
2014: En abril, Hynix anunció que había desarrollado el primer módulo de 128 GB de mayor densidad del mundo basado en DDR4 de 8 Gbit con tecnología de 20 nm. El módulo funciona a 2133 MHz, con E/S de 64 bits y procesa hasta 17 GB de datos por segundo.
2016: En abril, Samsung anunció que había comenzado a producir DRAM en masa en un proceso de "clase de 10 nm", es decir, el régimen de nodo de 1x nm de 16 nm a 19 nm, que admite una transferencia de datos un 30 % más rápida. velocidad de 3.200 Mbit/s. [40] Anteriormente, se utilizaba un tamaño de 20 nm. [41] [42]
Percepción y adopción del mercado
En abril de 2013, un redactor de noticias de International Data Group (IDG), una empresa estadounidense de investigación tecnológica que originalmente formaba parte de IDC , elaboró un análisis de sus percepciones relacionadas con la SDRAM DDR4. [43] Las conclusiones fueron que la creciente popularidad de la informática móvil y otros dispositivos que utilizan memorias más lentas pero de menor potencia, la desaceleración del crecimiento en el sector de la informática de escritorio tradicional y la consolidación del mercado de fabricación de memoria significaban que los márgenes de la RAM eran ajustado.
La hoja de ruta Haswell de Intel para 2014 reveló el primer uso por parte de la compañía de SDRAM DDR4 en procesadores Haswell-EP . [44]
Los procesadores Ryzen de AMD , revelados en 2016 y enviados en 2017, utilizan DDR4 SDRAM. [45]
Operación
Los chips DDR4 utilizan un suministro de 1,2 V [9] : 16 [46] [47] con un suministro auxiliar de 2,5 V para impulso de línea de palabras llamado V PP , [9] : 16 en comparación con los 1,5 V estándar de los chips DDR3, con menor voltaje variantes a 1,35 V que aparecerán en 2013. Se espera que DDR4 se introduzca a velocidades de transferencia de 2133 MT/s, [9] : 18 se estima que aumentará a un potencial de 4266 MT/s [39] para 2013. La tasa de transferencia mínima de 2133 Se dijo que MT/s se debía al progreso realizado en las velocidades DDR3 que, siendo probable que alcancen 2133 MT/s, dejaban pocos beneficios comerciales al especificar DDR4 por debajo de esta velocidad. [33] [39] Techgage interpretó que la muestra de ingeniería de Samsung de enero de 2011 tenía una latencia CAS de 13 ciclos de reloj, descrita como comparable al paso de DDR2 a DDR3. [31]
Los bancos internos aumentan a 16 (4 bits de selección de banco), con hasta 8 rangos por DIMM. [9] : 16
Programación independiente de DRAM individuales en un DIMM, para permitir un mejor control de la terminación en el chip .
Se prevé una mayor densidad de memoria, posiblemente utilizando TSV (" vía a través de silicio ") u otros procesos de apilamiento 3D . [33] [39] [48] [49] La especificación DDR4 incluirá apilamiento 3D estandarizado "desde el principio" según JEDEC, [49] con provisión para hasta 8 matrices apiladas. [9] : 12 X-bit Labs predijo que "como resultado, los chips de memoria DDR4 con muy alta densidad serán relativamente económicos". [39]
Los bancos de memoria conmutados también son una opción prevista para los servidores. [33] [48]
En 2008, en el libro Wafer Level 3-D ICs Process Technology se plantearon preocupaciones de que los elementos analógicos sin escala , como bombas de carga y reguladores de voltaje , y circuitos adicionales "han permitido aumentos significativos en el ancho de banda pero consumen mucha más área de matriz ". Los ejemplos incluyen detección de errores CRC , terminación en matriz , hardware en ráfaga, tuberías programables, baja impedancia y una creciente necesidad de amplificadores de detección (atribuida a una disminución en los bits por línea de bits debido al bajo voltaje). Los autores observaron que, como resultado, la cantidad de memoria utilizada para la propia matriz de memoria ha disminuido con el tiempo del 70% al 78% para SDRAM y DDR1, al 47% para DDR2, al 38% para DDR3 y potencialmente a menos del 30%. % para DDR4. [50]
La especificación definió estándares para dispositivos de memoria ×4, ×8 y ×16 con capacidades de 2, 4, 8 y 16 Gbit. [1] [51]
Además de las variantes de ancho de banda y capacidad, los módulos DDR4 pueden implementar opcionalmente:
ECC, que es una línea de bytes de datos adicional que se utiliza para corregir errores menores y detectar errores mayores para una mayor confiabilidad. Los módulos con ECC se identifican mediante un ECC adicional en su designación. PC4-19200 ECC o PC4-19200E es un módulo PC4-19200 con ECC. [52]
Estar "registrado" ("almacenado en búfer"), lo que mejora la integridad de la señal (y, por lo tanto, potencialmente las velocidades de reloj y la capacidad de las ranuras físicas) al almacenar en búfer eléctricamente las señales a costa de un reloj adicional de mayor latencia. Estos módulos se identifican con una R adicional en su designación, p. ej. PC4-19200R. Normalmente, los módulos con esta designación en realidad están registrados en ECC, pero no siempre se muestra la 'E' de 'ECC'. Mientras que la RAM no registrada (también conocida como RAM sin búfer) puede identificarse con una U adicional en la designación. por ejemplo, PC4-19200U. [52]
Se cargan módulos reducidos, que están designados por LR y son similares a la memoria registrada/amortiguada, de manera que los módulos LRDIMM amortiguan tanto las líneas de control como las de datos manteniendo la naturaleza paralela de todas las señales. Como tal, la memoria LRDIMM proporciona capacidades máximas de memoria generales mayores, al tiempo que aborda algunos de los problemas de rendimiento y consumo de energía de la memoria FB inducidos por la conversión requerida entre formas de señal en serie y en paralelo. [52]
El comando de activación requiere más bits de dirección que cualquier otro (18 bits de dirección de fila en una parte de 16 Gbit), por lo que las señales bajas activas estándar RAS , CAS y WE se comparten con bits de dirección de orden superior que no se utilizan cuando ACT es alto. . La combinación de RAS =L y CAS = WE =H que codificaba previamente un comando de activación no se utiliza.
Como en codificaciones SDRAM anteriores, A10 se utiliza para seleccionar variantes de comando: precarga automática en comandos de lectura y escritura, y un banco frente a todos los bancos para el comando de precarga. También selecciona dos variantes del comando de calibración ZQ.
Al igual que en DDR3, A12 se utiliza para solicitar corte de ráfaga : truncamiento de una ráfaga de 8 transferencias después de cuatro transferencias. Aunque el banco todavía está ocupado y no está disponible para otros comandos hasta que hayan transcurrido ocho tiempos de transferencia, se puede acceder a un banco diferente.
Además, el número de direcciones bancarias ha aumentado considerablemente. Hay cuatro bits de selección de banco para seleccionar hasta 16 bancos dentro de cada DRAM: dos bits de dirección de banco (BA0, BA1) y dos bits de grupo de bancos (BG0, BG1). Existen restricciones de tiempo adicionales al acceder a bancos dentro del mismo grupo bancario; es más rápido acceder a un banco de un grupo bancario diferente.
Además, hay tres señales de selección de chip (C0, C1, C2), lo que permite colocar hasta ocho chips apilados dentro de un único paquete DRAM. Estos actúan efectivamente como tres bits de selección de banco más, lo que eleva el total a siete (128 bancos posibles).
Las tasas de transferencia estándar son 1600, 1866, 2133, 2400, 2666, 2933 y 3200 MT/s [53] [54] ( 12 ⁄ 15 , 14 ⁄ 15 , 16 ⁄ 15 , 18 ⁄ 15 , 20 ⁄ 15 , 22 ⁄ 15 y 24 ⁄ 15 GHz, velocidad de datos doble), con velocidades de hasta DDR4-4800 (reloj de 2400 MHz) disponibles comercialmente. [55]
Consideraciones de diseño
El equipo DDR4 de Micron Technology identificó algunos puntos clave para el diseño de circuitos integrados y PCB: [56]
Diseño de circuitos integrados: [56]
Calibración VrefDQ (DDR4 "requiere que la calibración VrefDQ sea realizada por el controlador");
Nuevos esquemas de direccionamiento ("agrupación de bancos", ACT para reemplazar los comandos RAS , CAS y WE , PAR y Alert para verificación de errores y DBI para inversión del bus de datos);
Nuevas funciones de ahorro de energía (actualización automática de bajo consumo, actualización controlada por temperatura, actualización de granularidad fina, inversión de bus de datos y latencia CMD/ADDR).
Diseño de placa de circuito: [56]
Nuevas fuentes de alimentación (VDD/VDDQ a 1,2 V y wordline boost, conocida como VPP, a 2,5 V);
VrefDQ se debe suministrar internamente a la DRAM mientras que VrefCA se debe suministrar externamente desde la placa;
Los pines DQ terminan en alto usando E/S de drenaje pseudoabierto (esto difiere de los pines CA en DDR3 que están conectados al centro de VTT). [56]
La memoria DDR4 se suministra en módulos de memoria dual en línea (DIMM) de 288 pines , similares en tamaño a los DIMM DDR3 de 240 pines. Los pines están espaciados más estrechamente (0,85 mm en lugar de 1,0) para adaptarse al número aumentado dentro de la misma longitud DIMM estándar de 5¼ pulgadas (133,35 mm), pero la altura aumenta ligeramente (31,25 mm/1,23 pulgadas en lugar de 30,35 mm/1,2 pulgadas). ) para facilitar el enrutamiento de la señal, y el grosor también aumenta (de 1,0 a 1,2 mm) para acomodar más capas de señal. [57] Los módulos DIMM DDR4 tienen un conector de borde ligeramente curvado , por lo que no todas las clavijas se acoplan al mismo tiempo durante la inserción del módulo, lo que reduce la fuerza de inserción. [15]
Los SO-DIMM DDR4 tienen 260 pines en lugar de los 204 pines de los SO-DIMM DDR3, espaciados a 0,5 mm en lugar de 0,6 mm, y son 2,0 mm más anchos (69,6 frente a 67,6 mm), pero siguen siendo los mismos 30 mm de altura. [58]
Para su microarquitectura Skylake , Intel diseñó un paquete SO-DIMM llamado UniDIMM , que puede integrarse con chips DDR3 o DDR4. Al mismo tiempo, se anuncia que el controlador de memoria integrado (IMC) de las CPU Skylake será capaz de funcionar con cualquier tipo de memoria. El propósito de los UniDIMM es ayudar en la transición del mercado de DDR3 a DDR4, donde el precio y la disponibilidad pueden hacer que no sea deseable cambiar el tipo de RAM. Los UniDIMM tienen las mismas dimensiones y cantidad de pines que los DDR4 SO-DIMM normales, pero la muesca del conector del borde está colocada de manera diferente para evitar el uso accidental en zócalos DDR4 SO-DIMM incompatibles. [59]
El reloj realiza un ciclo entre el envío de una dirección de columna a la memoria y el comienzo de los datos en respuesta.
tRCD
Ciclos de reloj entre activación de fila y lectura/escritura
tRP
El reloj realiza ciclos entre la precarga de fila y la activación.
DDR4-xxxx denota velocidad de transferencia de datos por bit y normalmente se usa para describir chips DDR. PC4-xxxxx indica la velocidad de transferencia general, en megabytes por segundo, y se aplica solo a módulos (DIMM ensamblados). Debido a que los módulos de memoria DDR4 transfieren datos en un bus de 8 bytes (64 bits de datos) de ancho, la velocidad máxima de transferencia del módulo se calcula tomando las transferencias por segundo y multiplicándolas por ocho. [60]
Sucesor
En el Intel Developer Forum de 2016, se discutió el futuro de la SDRAM DDR5 . Las especificaciones se finalizaron a finales de 2016, pero no habrá módulos disponibles antes de 2020. [61] También se han propuesto otras tecnologías de memoria, concretamente HBM en sus versiones 3 y 4 [62] , con el objetivo de reemplazar DDR4.
En 2011, JEDEC publicó el estándar Wide I/O 2; apila múltiples módulos de memoria, pero lo hace directamente encima de la CPU y en el mismo paquete. Este diseño de memoria proporciona un mayor ancho de banda y un mejor rendimiento energético que la SDRAM DDR4 y permite una interfaz amplia con longitudes de señal cortas. Su objetivo principal es reemplazar varios estándares DDR X SDRAM móviles utilizados en dispositivos móviles e integrados de alto rendimiento, como los teléfonos inteligentes. [63] [64] Hynix propuso una memoria de alto ancho de banda (HBM) similar, que se publicó como JEDEC JESD235. Tanto Wide I/O 2 como HBM utilizan una interfaz de memoria paralela muy amplia, de hasta 512 bits de ancho para Wide I/O 2 (en comparación con los 64 bits de DDR4), ejecutándose a una frecuencia más baja que DDR4. [65] Wide I/O 2 está dirigido a dispositivos compactos de alto rendimiento, como teléfonos inteligentes, donde se integrará en el procesador o en paquetes de sistema en un chip (SoC). HBM está dirigido a memorias gráficas y computación en general, mientras que HMC apunta a servidores de alta gama y aplicaciones empresariales. [sesenta y cinco]
La memoria apilada Hybrid Memory Cube (HMC) de Micron Technology utiliza una interfaz serie. Muchos otros buses de computadora han migrado hacia la sustitución de buses paralelos por buses serie, por ejemplo mediante la evolución de Serial ATA que reemplaza a Parallel ATA , PCI Express que reemplaza a PCI y puertos serie que reemplazan a los puertos paralelos. En general, los buses en serie son más fáciles de ampliar y tienen menos cables/trazas, lo que hace que las placas de circuito que los utilizan sean más fáciles de diseñar. [66] [67] [68]
^ Algunos módulos de memoria DDR3 overclockeados de fábrica funcionan a frecuencias más altas, hasta 1600 MHz. [12] [ verificación fallida ]
^ Como prototipo, este módulo de memoria DDR4 tiene un conector de borde plano en la parte inferior, mientras que los módulos DIMM DDR4 de producción tienen un conector de borde ligeramente curvado, por lo que no todas las clavijas se enganchan a la vez durante la inserción del módulo, lo que reduce la fuerza de inserción. [15]
^ 1 TM = un millón de transferencias
^ 1 GB = mil millones de bytes
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