Los tiempos de memoria o tiempos de RAM describen la información de tiempo de un módulo de memoria o del LPDDRx integrado. Debido a las cualidades inherentes de VLSI y la microelectrónica, los chips de memoria requieren tiempo para ejecutar comandos por completo. La ejecución de comandos demasiado rápido provocará daños en los datos y provocará inestabilidad en el sistema. Con el tiempo adecuado entre comandos, a los módulos/chips de memoria se les puede dar la oportunidad de conmutar completamente transistores, cargar condensadores y enviar información correctamente al controlador de memoria. Debido a que el rendimiento del sistema depende de qué tan rápido se puede usar la memoria, este tiempo afecta directamente el rendimiento del sistema.
La temporización de la memoria dinámica de acceso aleatorio (SDRAM) síncrona moderna se indica comúnmente mediante cuatro parámetros: CL , T RCD , T RP y T RAS en unidades de ciclos de reloj ; comúnmente se escriben como cuatro números separados por guiones, por ejemplo, 7-8-8-24. El cuarto (t RAS ) a menudo se omite, o un quinto, la tasa de comando , a veces se agrega (normalmente 2T o 1T, también escrito 2N, 1N). Estos parámetros (como parte de un todo mayor) especifican la latencia del reloj de ciertos comandos específicos emitidos a una memoria de acceso aleatorio . Los números más bajos implican una espera más corta entre comandos (según lo determinado en los ciclos de reloj ).
Lo que determina la latencia absoluta (y, por tanto, el rendimiento del sistema) está determinado tanto por los tiempos como por la frecuencia del reloj de la memoria. Al traducir los tiempos de la memoria en latencia real, es importante tener en cuenta que los tiempos están en unidades de ciclos de reloj , que para una memoria con doble velocidad de datos es la mitad de la velocidad de la tasa de transferencia comúnmente citada. Sin conocer la frecuencia del reloj es imposible afirmar si un conjunto de tiempos es "más rápido" que otro.
Por ejemplo, la memoria DDR3-2000 tiene una frecuencia de reloj de 1000 MHz, lo que produce un ciclo de reloj de 1 ns. Con este reloj de 1 ns, una latencia CAS de 7 da una latencia CAS absoluta de 7 ns. La memoria DDR3-2666 más rápida (con un reloj de 1333 MHz, o 0,75 ns por ciclo) puede tener una latencia CAS mayor de 9, pero a una frecuencia de reloj de 1333 MHz la cantidad de tiempo para esperar 9 ciclos de reloj es de solo 6,75 ns. Es por esta razón que la memoria DDR3-2666 CL9 tiene una latencia CAS absoluta menor que la memoria DDR3-2000 CL7.
Tanto para DDR3 como para DDR4, los cuatro tiempos descritos anteriormente no son los únicos tiempos relevantes y brindan una descripción muy breve del rendimiento de la memoria. Los tiempos de memoria completos de un módulo de memoria se almacenan dentro del chip SPD de un módulo. En los módulos DIMM DDR3 y DDR4 , este chip es un chip de memoria flash PROM o EEPROM y contiene el formato de datos de tabla de sincronización estandarizado JEDEC . Consulte el artículo de SPD para ver el diseño de la tabla entre las diferentes versiones de DDR y ejemplos de otra información de temporización de la memoria presente en estos chips.
Los DIMM modernos incluyen un chip ROM de detección de presencia en serie (SPD) que contiene tiempos de memoria recomendados para la configuración automática, así como perfiles XMP de información de tiempo más rápida (y voltajes más altos) para permitir una rápida y fácil [ ¿ según quién? ] aumento del rendimiento mediante overclocking. El BIOS de una PC puede permitir al usuario realizar ajustes de temporización manualmente en un esfuerzo por aumentar el rendimiento (con posible riesgo de disminución de la estabilidad) o, en algunos casos, aumentar la estabilidad (mediante el uso de temporizaciones sugeridas). [ se necesita aclaración ]
Nota: El ancho de banda de la memoria mide el rendimiento de la memoria y generalmente está limitado por la velocidad de transferencia, no por la latencia. Al intercalar el acceso a los múltiples bancos internos de SDRAM, es posible transferir datos continuamente a la velocidad de transferencia máxima. Es posible que un mayor ancho de banda tenga un coste en latencia. En particular, cada generación sucesiva de memoria DDR tiene tasas de transferencia más altas, pero la latencia absoluta no cambia significativamente y, especialmente cuando aparece por primera vez en el mercado, la nueva generación generalmente tiene una latencia más larga que la anterior.
Aumentar el ancho de banda de la memoria, incluso al tiempo que aumenta la latencia de la memoria, puede mejorar el rendimiento de un sistema informático con múltiples procesadores y/o múltiples subprocesos de ejecución. Un mayor ancho de banda también aumentará el rendimiento de los procesadores gráficos integrados que no tienen memoria de video dedicada pero usan RAM normal como VRAM . Los procesadores x86 modernos están fuertemente optimizados con técnicas como canalizaciones de instrucciones , ejecución fuera de orden , captación previa de memoria , predicción de dependencia de memoria y predicción de rama para cargar de forma preventiva la memoria desde la RAM (y otras cachés) para acelerar aún más la ejecución. Con esta cantidad de complejidad derivada de la optimización del rendimiento, es difícil afirmar con certeza los efectos que los tiempos de memoria pueden tener en el rendimiento. Diferentes cargas de trabajo tienen diferentes patrones de acceso a la memoria y estos tiempos de memoria afectan de manera diferente el rendimiento.
En los sistemas Intel, los tiempos y la administración de la memoria son manejados por el Código de referencia de memoria (MRC), una parte del BIOS . [1] [ se necesita una mejor fuente ] [2]