La memoria de acceso aleatorio dinámica síncrona de velocidad de datos doble 5 ( SDRAM DDR5 ) es un tipo de memoria de acceso aleatorio dinámica síncrona . En comparación con su predecesor DDR4 SDRAM , se planeó que DDR5 redujera el consumo de energía y duplicara el ancho de banda . [5] El estándar, originalmente previsto para 2018, [6] se publicó el 14 de julio de 2020. [2]
Una nueva característica llamada Decision Feedback Equalization (DFE) permite escalabilidad de la velocidad de entrada/salida (E/S) para un mayor ancho de banda y mejora del rendimiento. DDR5 tiene aproximadamente la misma latencia (alrededor de 14 ns ) que DDR4 y DDR3. [7] DDR5 octuplica la capacidad máxima de DIMM de 64 GB a 512 GB. [8] [3] DDR5 también tiene frecuencias más altas que DDR4, hasta 8GT/s, lo que se traduce en 64 GB/s (8000 MT/s * ancho de 64 bits / 8 bits/byte = 64 GB/s) de ancho de banda por DIMM.
Rambus anunció un módulo de memoria dual en línea (DIMM) DDR5 funcional en septiembre de 2017. [9] [10] El 15 de noviembre de 2018, SK Hynix anunció la finalización de su primer chip RAM DDR5; funcionando a 5,2 GT/s a 1,1 V. [11] En febrero de 2019, SK Hynix anunció un chip de 6,4 GT/s, la velocidad más alta especificada por el estándar DDR5 preliminar. [12] SK Hynix lanzó oficialmente el primer chip DRAM DDR5 de producción el 6 de octubre de 2020. [13] [14]
El estándar JEDEC separado Low Power Double Data Rate 5 (LPDDR5), destinado a computadoras portátiles y teléfonos inteligentes, se lanzó en febrero de 2019. [15]
En comparación con DDR4, DDR5 reduce aún más el voltaje de la memoria a 1,1 V , reduciendo así el consumo de energía. Los módulos DDR5 incorporan reguladores de voltaje integrados para alcanzar mayores velocidades. [10]
Existe una expectativa general de que la mayoría de los casos de uso que actualmente utilizan DDR4 eventualmente migrarán a DDR5.
A diferencia de DDR4, todos los chips DDR5 tienen un código de corrección de errores integrado , donde los errores se detectan y corrigen antes de enviar datos a la CPU. Sin embargo, esto no es lo mismo que la verdadera memoria ECC con chips de corrección de datos adicionales en el módulo de memoria. La corrección de errores integrada de DDR5 tiene como objetivo mejorar la confiabilidad y permitir chips de RAM más densos, lo que reduce la tasa de defectos por chip. Todavía existen variantes de DIMM DDR5 no ECC y ECC; las variantes ECC tienen líneas de datos adicionales a la CPU para enviar datos de detección de errores, lo que permite que la CPU detecte y corrija los errores que ocurren en tránsito. [dieciséis]
Cada DIMM DDR5 tiene dos canales independientes. Las generaciones anteriores de DIMM presentaban un solo canal y un bus CA (comando/dirección) que controlaba todo el módulo de memoria con sus 64 (para no ECC) o 72 (para ECC) líneas de datos. Ambos subcanales en un DIMM DDR5 tienen cada uno su propio bus CA, que controla 32 bits para la memoria no ECC y 36 o 40 líneas de datos para la memoria ECC, lo que da como resultado un número total de 64, 72 u 80 líneas de datos. El ancho de bus reducido se compensa con una longitud de ráfaga mínima duplicada de 16, lo que preserva el tamaño de acceso mínimo de 64 bytes, que coincide con el tamaño de línea de caché utilizado por los microprocesadores x86 modernos . [17]
Se pueden montar varios chips de memoria DDR5 en una placa de circuito para formar módulos de memoria. Para su uso en computadoras personales y servidores, la memoria DDR5 generalmente se suministra en módulos de memoria duales en línea de 288 pines, más comúnmente conocidos como DIMM . Al igual que con las generaciones de memoria anteriores, hay varias variantes de DIMM disponibles para DDR5.
Los módulos de memoria sin búfer (UDIMM) exponen directamente la interfaz del chip de memoria al conector del módulo. Las variantes registradas o de carga reducida (RDIMM/LRDIMM) utilizan circuitos activos adicionales en el módulo de memoria para almacenar en búfer las señales entre el controlador de memoria y los chips DRAM. Esto reduce la carga capacitiva en el bus DDR5.
Los RDIMM/LRDIMM DDR5 utilizan 12 V y los UDIMM utilizan una entrada de 5 V. [18] Para evitar daños por la inserción accidental del tipo de memoria incorrecto, los UDIMM DDR5 y (L)RDIMM no son mecánicamente compatibles. Además, los DIMM DDR5 reciben alimentación de interfaz de administración a 3,3 V, [19] [20] y utilizan circuitos integrados (un circuito integrado de administración de energía [21] y componentes pasivos asociados ) para convertir al voltaje más bajo requerido por la memoria. papas fritas. La regulación de voltaje final cerca del punto de uso proporciona energía más estable y refleja el desarrollo de módulos reguladores de voltaje para fuentes de alimentación de CPU.
Las velocidades de memoria DDR5 estándar oscilan entre 4000 y 6400 millones de transferencias por segundo (PC5-32000 a PC5-51200). [3] Es posible que se agreguen velocidades más altas más adelante, como sucedió con las generaciones anteriores.
En comparación con la SDRAM DDR4, la longitud mínima de ráfaga se duplicó a 16, con la opción de "ráfaga cortada" después de ocho transferencias. El rango de direccionamiento también se amplía ligeramente de la siguiente manera:
La codificación de comandos se reorganizó significativamente y se inspira en la de LPDDR4 ; Los comandos se envían mediante uno o dos ciclos con bus de 14 bits. Algunos comandos simples (por ejemplo, precarga) toman un ciclo, mientras que cualquiera que incluya una dirección (activar, leer, escribir) usa dos ciclos para incluir 28 bits de información.
También al igual que LPDDR, ahora hay 256 registros en modo de 8 bits, en lugar de ocho registros en modo de 13 bits. Además, en lugar de reservar un registro (MR7) para su uso por el chip controlador de reloj registrado, se define un segundo banco completo de registros de modo (seleccionados usando el bit CW).
El comando "Patrón de escritura" es nuevo para DDR5; Esto es idéntico a un comando de escritura, pero el rango se completa con copias de un registro en modo de un byte (que por defecto es todo cero) en lugar de datos individuales. Aunque esto normalmente lleva la misma cantidad de tiempo que una escritura normal, no controlar las líneas de datos ahorra energía. Además, las escrituras en múltiples bancos pueden entrelazarse más estrechamente a medida que el bus de comando se libera antes.
El comando multipropósito incluye varios subcomandos para entrenamiento y calibración del bus de datos.
Las CPU Alder Lake de 12.ª generación y Raptor Lake Core de 13.ª generación admiten DDR5 y DDR4 pero, por lo general, solo hay zócalos DIMM para uno u otro en una placa base. Algunas placas base con chipset Intel H610 admiten DDR4 y DDR5, pero no simultáneamente. [24]
Las CPU de servidor Sapphire Rapids admiten DDR5 pero no DDR4.
DDR5 y LPDDR5 son compatibles con las APU móviles de la serie Ryzen 6000 , impulsadas por su arquitectura Zen 3+ . Los procesadores de escritorio Ryzen de la serie 7000 también admiten memoria DDR5 de serie. [25]
Las CPU de servidor Epyc de cuarta generación Genoa y Bergamo son compatibles con DDR5 de 12 canales en el zócalo SP5 . [26] [27]
Voltaje (suministro externo, nominal) / VIN_Bulk: 5 V / Voltaje de suministro de CC de entrada masiva desde el sistema
VIN_BULK[:] Pin de fuente de alimentación de entrada de 12 V al PMIC.
VIN_MGMT[:] Pin de suministro de energía de entrada de 3,3 V al PMIC para salida LDO VOUT_1.8V y VOUT_1.0V, acceso a administración de banda lateral, operación de lectura de memoria interna.