Hybrid Memory Cube ( HMC ) es una interfaz de memoria de acceso aleatorio (RAM) de computadora de alto rendimiento para memoria DRAM apilada basada en silicio (TSV). HMC compite con la interfaz rival incompatible High Bandwidth Memory (HBM).
Hybrid Memory Cube fue desarrollado conjuntamente por Samsung Electronics y Micron Technology en 2011, [1] y anunciado por Micron en septiembre de 2011. [2] Prometía una mejora de velocidad 15 veces mayor que DDR3 . [3] El Hybrid Memory Cube Consortium (HMCC) está respaldado por varias empresas de tecnología importantes, incluidas Samsung , Micron Technology , Open-Silicon , ARM , HP (desde retirado), Microsoft (desde retirado), Altera (adquirida por Intel a finales de 2015). ) y Xilinx . [4] [5] Micron, aunque continúa apoyando a HMCC, está descontinuando el producto HMC [6] en 2018 cuando no logró la adopción en el mercado.
HMC combina vías a través de silicio (TSV) y microbumps para conectar múltiples matrices (actualmente de 4 a 8) de matrices de celdas de memoria una encima de otra. [7] El controlador de memoria está integrado como una matriz separada. [2]
HMC utiliza celdas DRAM estándar pero tiene más bancos de datos que la memoria DRAM clásica del mismo tamaño. La interfaz HMC es incompatible con DDR n actual ( DDR2 o DDR3 ) y con implementaciones de memoria de alto ancho de banda de la competencia . [8]
La tecnología HMC ganó el premio a la Mejor Nueva Tecnología de The Linley Group (editor de la revista Microprocessor Report ) en 2011. [9] [10]
La primera especificación pública, HMC 1.0, se publicó en abril de 2013. [11] Según ella, la HMC utiliza enlaces seriales diferenciales full-duplex de 16 u 8 carriles (tamaño medio), y cada carril tiene 10, 12,5 o SerDes de 15 Gbit /s . [12] Cada paquete HMC se denomina cubo y se pueden encadenar en una red de hasta 8 cubos con enlaces de cubo a cubo y algunos cubos utilizan sus enlaces como enlaces de paso. [13] Un paquete de cubo típico con 4 enlaces tiene 896 pines BGA y un tamaño de 31 × 31 × 3,8 milímetros. [14]
El ancho de banda bruto típico de un único enlace de 16 carriles con señalización de 10 Gbit/s implica un ancho de banda total de los 16 carriles de 40 GB /s (20 GB/s de transmisión y 20 GB/s de recepción); Se planean cubos con 4 y 8 enlaces, aunque la especificación HMC 1.0 limita la velocidad del enlace a 10 Gbit/s en el caso de 8 enlaces. Por lo tanto, un cubo de 4 enlaces puede alcanzar un ancho de banda de memoria de 240 GB/s (120 GB/s en cada dirección usando SerDes de 15 Gbit/s), mientras que un cubo de 8 enlaces puede alcanzar un ancho de banda de 320 GB/s (160 GB/s en cada dirección). utilizando SerDes de 10 Gbit/s). [15] La utilización efectiva del ancho de banda de la memoria varía del 33% al 50% para los paquetes más pequeños de 32 bytes; y del 45% al 85% para paquetes de 128 bytes. [7]
Como se informó en la conferencia HotChips 23 en 2011, la primera generación de cubos de demostración HMC con cuatro matrices de memoria DRAM de 50 nm y una matriz lógica de 90 nm con una capacidad total de 512 MB y un tamaño de 27 × 27 mm tenía un consumo de energía de 11 W y era alimentado con 1,2 V. [7]
Micron envió muestras de ingeniería de chips de memoria HMC de segunda generación en septiembre de 2013. [3] Las muestras de HMC de 2 GB (pila de 4 módulos de memoria, cada uno de 4 Gbit) están empaquetadas en un paquete de 31 × 31 mm y tienen 4 enlaces HMC. Otras muestras de 2013 tienen solo dos enlaces HMC y un paquete más pequeño: 16×19,5 mm. [dieciséis]
La segunda versión de la especificación HMC fue publicada el 18 de noviembre de 2014 por HMCC. [17] HMC2 ofrece una variedad de velocidades SerDes que van desde 12,5 Gbit/s a 30 Gbit/s, lo que produce un ancho de banda de enlace agregado de 480 GB/s (240 GB/s en cada dirección), aunque solo promete un ancho de banda DRAM total de 320 GB/seg. [18] Un paquete puede tener 2 o 4 enlaces (en comparación con los 4 u 8 en HMC1), y se agrega una opción de un cuarto de ancho usando 4 carriles.
El primer procesador que utilizó HMC fue el Fujitsu SPARC64 XIfx , [19] que se utiliza en la supercomputadora Fujitsu PRIMEHPC FX100 presentada en 2015.
Wide I/O y Wide I/O 2 de JEDEC se consideran las contrapartes informáticas móviles del HMC orientado a escritorio/servidor, ya que ambos involucran pilas de troqueles 3D. [20]
En agosto de 2018, Micron anunció que se alejaría de HMC para buscar tecnologías de memoria de alto rendimiento competitivas, como GDDR6 y HBM . [21]