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Circuito integrado tridimensional

Un circuito integrado tridimensional ( IC 3D ) es un circuito integrado (IC) MOS (semiconductor de óxido metálico) fabricado apilando hasta 16 o más IC e interconectándolos verticalmente utilizando, por ejemplo, vías a través de silicio (TSV) o conexiones Cu-Cu, [1] [2] de modo que se comporten como un solo dispositivo para lograr mejoras de rendimiento con menor potencia y menor huella que los procesos bidimensionales convencionales. El IC 3D es uno de varios esquemas de integración 3D que explotan la dirección z para lograr beneficios de rendimiento eléctrico en microelectrónica y nanoelectrónica .

Los circuitos integrados 3D se pueden clasificar por su nivel de jerarquía de interconexión a nivel global ( paquete ), intermedio (almohadilla de enlace) y local ( transistor ). [3] En general, la integración 3D es un término amplio que incluye tecnologías como el empaquetado a nivel de oblea 3D (3DWLP); integración basada en interpositores 2.5D y 3D; circuitos integrados apilados 3D (3D-SIC); integración heterogénea 3D; e integración de sistemas 3D; [4] [5] así como circuitos integrados 3D monolíticos verdaderos.

Organizaciones internacionales como el Comité de la Hoja de Ruta Tecnológica Jisso (JIC) y la Hoja de Ruta Tecnológica Internacional para Semiconductores (ITRS) han trabajado para clasificar las diversas tecnologías de integración 3D para promover el establecimiento de estándares y hojas de ruta de integración 3D. [6] A partir de la década de 2010, los circuitos integrados 3D se utilizan ampliamente para la memoria flash NAND y en dispositivos móviles .

Tipos

Circuitos integrados 3D frente a embalajes 3D

El empaquetado 3D se refiere a esquemas de integración 3D que se basan en métodos de interconexión tradicionales, como la unión por cables y el chip invertido , para lograr un apilamiento vertical. El empaquetado 3D se puede dividir en sistema 3D en paquete (3D SiP) y paquete a nivel de oblea 3D (3D WLP). Los SiP 3D que han estado en la fabricación convencional durante algún tiempo y tienen una infraestructura bien establecida incluyen matrices de memoria apiladas interconectadas con uniones por cables y configuraciones de paquete sobre paquete (PoP) interconectadas con uniones por cables o tecnología de chip invertido. PoP se utiliza para integrar verticalmente tecnologías dispares. 3D WLP utiliza procesos a nivel de oblea, como capas de redistribución (RDL) y procesos de choque de obleas para formar interconexiones.

El intercalador 2.5D es un WLP 3D que interconecta matrices una al lado de la otra en una matriz de silicio, vidrio u orgánica mediante vías de silicio pasante (TSV) y un RDL. En todos los tipos de encapsulado 3D, los chips en el encapsulado se comunican mediante señalización externa al chip, de forma muy similar a si estuvieran montados en encapsulados separados en una placa de circuito impreso normal. El intercalador puede estar hecho de silicio y se encuentra debajo de las matrices que conecta entre sí. Un diseño se puede dividir en varias matrices y luego montar en el intercalador con microprotuberancias. [7] [8] [9]

Los circuitos integrados 3D se pueden dividir en circuitos integrados apilados 3D (SIC 3D), que se refieren a técnicas de empaquetado avanzadas [10] [11] [12] que apilan chips de circuitos integrados mediante interconexiones TSV, y circuitos integrados 3D monolíticos, que utilizan procesos de fabricación para realizar interconexiones 3D en los niveles locales de la jerarquía de cableado en chip, tal como lo establece el ITRS, lo que da como resultado interconexiones verticales directas entre las capas del dispositivo. Los primeros ejemplos de un enfoque monolítico se ven en los dispositivos 3D V-NAND de Samsung . [13]

A partir de la década de 2010, los paquetes de circuitos integrados 3D se utilizan ampliamente para la memoria flash NAND en dispositivos móviles . [14]

Un troquel maestro y tres troqueles esclavos

SiC 3D

El mercado de la electrónica digital requiere un chip de memoria semiconductor de mayor densidad para satisfacer los componentes de CPU lanzados recientemente , y la técnica de apilamiento de múltiples matrices se ha sugerido como una solución a este problema. JEDEC reveló la próxima tecnología DRAM que incluye el plan de apilamiento de matrices "3D SiC" en el "Server Memory Forum", 1 y 2 de noviembre de 2011, Santa Clara, CA. En agosto de 2014, Samsung Electronics comenzó a producir módulos SDRAM de 64  GB para servidores basados ​​en la emergente memoria DDR4 (doble velocidad de datos 4) utilizando la tecnología de paquete TSV 3D. [15] Los estándares propuestos más nuevos para DRAM apilada en 3D incluyen Wide I/O, Wide I/O 2, Hybrid Memory Cube y High Bandwidth Memory .

Circuitos integrados monolíticos 3D

Los verdaderos circuitos integrados 3D monolíticos se construyen en capas sobre una única oblea semiconductora , que luego se corta en circuitos integrados 3D. Solo hay un sustrato, por lo que no es necesario alinear, adelgazar, unir ni atravesar vías de silicio . En general, los circuitos integrados 3D monolíticos siguen siendo una tecnología en desarrollo y la mayoría considera que aún faltan varios años para que se produzcan.

Las limitaciones de temperatura del proceso se pueden abordar dividiendo la fabricación del transistor en dos fases. Una fase de alta temperatura que se realiza antes de la transferencia de capas seguida de una transferencia de capas mediante corte de iones, también conocido como transferencia de capas, que se ha utilizado para producir obleas de silicio sobre aislante (SOI) durante las últimas dos décadas. Se pueden crear múltiples capas delgadas (a escala nanométrica de 10 a 100 s) de silicio prácticamente libre de defectos utilizando técnicas de unión y corte a baja temperatura (<400 °C), y colocarlas sobre circuitos de transistores activos, seguidas de la finalización permanente de los transistores mediante procesos de grabado y deposición. Esta tecnología de circuitos integrados 3D monolíticos se ha investigado en la Universidad de Stanford gracias a una subvención patrocinada por DARPA .

CEA-Leti también desarrolló enfoques de circuitos integrados tridimensionales monolíticos, denominados circuitos integrados tridimensionales secuenciales. En 2014, el instituto de investigación francés presentó su CoolCube™, un flujo de proceso de baja temperatura que ofrece un verdadero camino hacia la 3DVLSI. [16]

En la Universidad de Stanford, los investigadores diseñaron circuitos integrados 3D monolíticos utilizando estructuras de nanotubos de carbono (CNT) en lugar de silicio mediante un proceso de transferencia de CNT a baja temperatura a escala de oblea que se puede realizar a 120 °C. [17]

Tecnologías de fabricación para SiC 3D

Existen varios métodos para el diseño de circuitos integrados en 3D, incluidos los métodos de recristalización y unión de obleas. Hay dos tipos principales de unión de obleas: conexiones Cu-Cu (conexiones cobre-cobre entre circuitos integrados apilados, utilizadas en TSV) [18] [19] y a través de silicio (TSV). Los circuitos integrados en 3D con TSV pueden utilizar microprotuberancias de soldadura, pequeñas bolas de soldadura como interfaz entre dos matrices individuales en un circuito integrado en 3D. [20] A partir de 2014, se han lanzado varios productos de memoria, como High Bandwidth Memory (HBM) y Hybrid Memory Cube , que implementan el apilamiento de circuitos integrados en 3D con TSV. Se están implementando y explorando varios enfoques de apilamiento clave, entre ellos, matriz a matriz, matriz a oblea y oblea a oblea.

Morir a morir
Los componentes electrónicos se construyen sobre múltiples matrices, que luego se alinean y se unen. El adelgazamiento y la creación de TSV se pueden realizar antes o después de la unión. Una ventaja del método de matriz a matriz es que cada matriz de componente se puede probar primero, de modo que una matriz defectuosa no arruine una pila completa. [21] Además, cada matriz en el CI 3D se puede clasificar de antemano, de modo que se puedan mezclar y combinar para optimizar el consumo de energía y el rendimiento (por ejemplo, combinar múltiples matrices de la esquina de proceso de bajo consumo para una aplicación móvil).
De matriz a oblea
Los componentes electrónicos se construyen sobre dos obleas semiconductoras. Una oblea se corta en dados; los dados individuales se alinean y se unen a los sitios de matriz de la segunda oblea. Al igual que en el método de oblea sobre oblea, el adelgazamiento y la creación de TSV se realizan antes o después de la unión. Se pueden agregar matrices adicionales a las pilas antes del corte en dados. [22]
Oblea a oblea
Los componentes electrónicos se construyen sobre dos o más obleas semiconductoras , que luego se alinean, se unen y se cortan en circuitos integrados 3D. Cada oblea se puede adelgazar antes o después de la unión. Las conexiones verticales se construyen en las obleas antes de la unión o se crean en la pila después de la unión. Estas " vías a través del silicio " (TSV) pasan a través del sustrato o sustratos de silicio entre capas activas y/o entre una capa activa y una almohadilla de unión externa. La unión de oblea a oblea puede reducir los rendimientos, ya que si 1 de los N chips en un circuito integrado 3D es defectuoso, todo el circuito integrado 3D será defectuoso. Además, las obleas deben ser del mismo tamaño, pero muchos materiales exóticos (por ejemplo, III-V) se fabrican en obleas mucho más pequeñas que la lógica CMOS o DRAM (normalmente 300 mm), lo que complica la integración heterogénea.

Beneficios

Si bien los procesos de escalado CMOS tradicionales mejoran la velocidad de propagación de la señal, el escalado a partir de las tecnologías actuales de fabricación y diseño de chips se está volviendo más difícil y costoso, en parte debido a las limitaciones de densidad de potencia y en parte porque las interconexiones no se vuelven más rápidas mientras que los transistores sí lo hacen. [23] Los circuitos integrados 3D abordan el desafío del escalado apilando matrices 2D y conectándolas en la tercera dimensión. Esto promete acelerar la comunicación entre chips en capas, en comparación con el diseño plano. [24] Los circuitos integrados 3D prometen muchos beneficios significativos, incluidos:

Huella
Más funcionalidad en un espacio pequeño. Los formatos más pequeños son de gran importancia en dispositivos integrados como teléfonos móviles, sistemas IoT para los que se han desarrollado pilas de memoria no volátil 3D (por ejemplo, chips NAND 3D) [1] :: Extensión de la Ley de Moore : Algunos investigadores consideran que el mayor número de transistores que se incluyen en el mismo espacio es una extensión de la Ley de Moore . Esto permite extender la Ley de Moore sin su par tradicional de escala de Dennard hacia una nueva generación de chips con mayor capacidad de cómputo para el mismo espacio.[2]:
Costo
La división de un chip grande en múltiples matrices más pequeñas con apilamiento 3D puede mejorar el rendimiento y reducir el costo de fabricación si las matrices individuales se prueban por separado. [25] [26]
Integración heterogénea
Las capas de circuitos se pueden construir con diferentes procesos, o incluso en diferentes tipos de obleas. Esto significa que los componentes se pueden optimizar en un grado mucho mayor que si se construyeran juntos en una sola oblea. Además, los componentes con fabricación incompatible podrían combinarse en un solo CI 3D. [27] [5]
Interconexión más corta
La longitud media del cable se reduce. Las cifras habituales que informan los investigadores son del orden del 10 al 15 %, pero esta reducción se aplica principalmente a interconexiones más largas, lo que puede afectar al retardo del circuito en mayor medida. Dado que los cables 3D tienen una capacitancia mucho mayor que los cables convencionales en matriz, el retardo del circuito puede mejorar o no.
Fuerza
Mantener una señal en el chip puede reducir su consumo de energía entre 10 y 100 veces. [28] Los cables más cortos también reducen el consumo de energía al producir menos capacitancia parásita . [29] Reducir el presupuesto de energía conduce a una menor generación de calor, una mayor vida útil de la batería y un menor costo de operación.
Diseño
La dimensión vertical añade un orden superior de conectividad y ofrece nuevas posibilidades de diseño. [5]
Seguridad del circuito
La integración 3D puede lograr seguridad a través de la oscuridad ; la estructura apilada complica los intentos de aplicar ingeniería inversa a los circuitos. Los circuitos sensibles también pueden dividirse entre las capas de tal manera que oculten la función de cada capa. [30] Además, la integración 3D permite integrar características dedicadas, similares a las de un monitor de sistema , en capas separadas. [5] El objetivo aquí es implementar algún tipo de firewall de hardware para cualquier componente/chip de producto que se monitoree en tiempo de ejecución, buscando proteger todo el sistema electrónico contra ataques en tiempo de ejecución, así como modificaciones maliciosas del hardware.
Ancho de banda
La integración 3D permite un gran número de vías verticales entre las capas. Esto permite la construcción de buses de ancho de banda amplio entre bloques funcionales en diferentes capas. Un ejemplo típico sería una pila 3D de procesador+memoria, con la memoria caché apilada sobre el procesador. Esta disposición permite un bus mucho más ancho que los típicos 128 o 256 bits entre la memoria caché y el procesador. [31] Los buses anchos a su vez alivian el problema de la pared de memoria . [32]

Modularidad

Integración 3D Integración modular de una amplia gama de pilas personalizadas mediante la estandarización de las interfaces de capas para numerosas opciones de apilamiento. Como resultado, se pueden fabricar diseños de pilas personalizados con bloques de construcción modulares (por ejemplo, se puede integrar una cantidad personalizada de capas de DRAM o eDRAM, capas de acelerador personalizadas, capas de memoria no volátil personalizables para cumplir con diferentes requisitos de diseño). Esto proporciona ventajas de diseño y costo a las empresas de semiconductores.[3]

Otras ventajas potenciales incluyen una mejor integración de los chips neuromórficos en los sistemas informáticos. A pesar de ser alternativas de bajo consumo a las CPU y GPU de uso general, los chips neuromórficos utilizan un cálculo "basado en picos" fundamentalmente diferente, que no es directamente compatible con el cálculo digital tradicional. La integración 3D ofrece oportunidades clave en esta integración.[4]

Desafíos

Debido a que esta tecnología es nueva, conlleva nuevos desafíos, entre ellos:

Costo
Si bien el costo es una ventaja en comparación con la escalabilidad, también se ha identificado como un desafío para la comercialización de circuitos integrados 3D en aplicaciones de consumo masivo. Sin embargo, se está trabajando para abordar este problema. Si bien la tecnología 3D es nueva y bastante compleja, el costo del proceso de fabricación es sorprendentemente sencillo cuando se desglosa en las actividades que forman el proceso completo. Al analizar la combinación de actividades que se encuentran en la base, se pueden identificar los impulsores de costos. Una vez identificados los impulsores de costos, se convierte en una tarea menos complicada determinar de dónde proviene la mayor parte del costo y, lo que es más importante, dónde el costo tiene el potencial de reducirse. [33]
Producir
Cada paso adicional de fabricación añade un riesgo de defectos. Para que los circuitos integrados 3D sean comercialmente viables, los defectos se pueden reparar o tolerar, o se puede mejorar la densidad de defectos. [34] [35]
Calor
El calor que se acumula en la chimenea debe disiparse. Este es un problema inevitable, ya que la proximidad eléctrica se correlaciona con la proximidad térmica. Los puntos calientes térmicos específicos deben gestionarse con más cuidado.
Complejidad del diseño
Para aprovechar al máximo la integración 3D se requieren técnicas de diseño sofisticadas y nuevas herramientas CAD . [36]
Gastos generales introducidos por TSV
Los TSV son grandes en comparación con las puertas y los planos de piso de impacto . En el nodo de tecnología de 45 nm, la huella de área de un TSV de 10 μm x 10 μm es comparable a la de aproximadamente 50 puertas. [37] Además, la capacidad de fabricación exige plataformas de aterrizaje y zonas de exclusión que aumentan aún más la huella de área del TSV. Dependiendo de las opciones de tecnología, los TSV bloquean algún subconjunto de recursos de diseño. [37] Los TSV de vía primero se fabrican antes de la metalización, por lo que ocupan la capa del dispositivo y dan como resultado obstáculos de colocación. Los TSV de vía último se fabrican después de la metalización y pasan a través del chip. Por lo tanto, ocupan tanto la capa de dispositivo como la de metal, lo que da como resultado obstáculos de colocación y enrutamiento. Si bien generalmente se espera que el uso de TSV reduzca la longitud del cable, esto depende de la cantidad de TSV y sus características. [37] Además, la granularidad de la partición entre matrices afecta la longitud del cable. Generalmente disminuye para granularidades moderadas (bloques con 20-100 módulos) y gruesas (partición a nivel de bloque), pero aumenta para granularidades finas (partición a nivel de puerta). [37]
Pruebas
Para lograr un alto rendimiento general y reducir los costos, es esencial realizar pruebas por separado de matrices independientes. [35] [38] Sin embargo, la integración estrecha entre capas activas adyacentes en circuitos integrados 3D implica una cantidad significativa de interconexión entre diferentes secciones del mismo módulo de circuito que se dividieron en matrices diferentes. Aparte de la sobrecarga masiva introducida por los TSV requeridos, las secciones de dicho módulo, por ejemplo, un multiplicador, no se pueden probar de forma independiente mediante técnicas convencionales. Esto se aplica particularmente a las rutas críticas en cuanto al tiempo establecidas en 3D.
Falta de estándares
Existen pocos estándares para el diseño, la fabricación y el empaquetado de circuitos integrados 3D basados ​​en TSV, aunque se está abordando este problema. [39] [40] Además, se están explorando muchas opciones de integración, como vía-última, vía-primera, vía-medio; [41] interpositores [42] o enlace directo; etc.
Cadena de suministro de integración heterogénea
En sistemas integrados heterogéneamente, el retraso de una pieza de uno de los diferentes proveedores de piezas retrasa la entrega de todo el producto y, por lo tanto, retrasa los ingresos de cada uno de los proveedores de piezas de circuitos integrados 3D.
Falta de una propiedad claramente definida
No está claro quién debería ser el propietario de la integración y el empaquetado/ensamblaje de los circuitos integrados 3D. Podrían ser empresas de ensamblaje como ASE o los fabricantes de equipos originales (OEM) del producto .

Estrés termomecánico y confiabilidad

Las pilas 3D tienen composiciones de materiales y perfiles termomecánicos más complejos en comparación con los diseños 2D. El apilamiento de múltiples capas de silicio adelgazado, múltiples capas de cableado (BEOL), aislantes, vías de silicio y micro-C4 da como resultado fuerzas termomecánicas complejas y patrones de tensión que se ejercen sobre las pilas 3D. Como resultado, el calentamiento local en una parte de la pila (por ejemplo, en capas de dispositivos adelgazados) puede generar desafíos de confiabilidad. Esto requiere un análisis en tiempo de diseño y procesos de diseño que tengan en cuenta la confiabilidad. [5]

Estilos de diseño

Dependiendo de la granularidad de la partición, se pueden distinguir diferentes estilos de diseño. La integración a nivel de puerta enfrenta múltiples desafíos y actualmente parece menos práctica que la integración a nivel de bloque. [43]

Integración a nivel de puerta
Este estilo divide las celdas estándar entre múltiples matrices. Promete una reducción de la longitud del cable y una gran flexibilidad. Sin embargo, la reducción de la longitud del cable puede verse socavada a menos que se conserven los módulos de cierto tamaño mínimo. Por otro lado, sus efectos adversos incluyen la enorme cantidad de TSV necesarios para las interconexiones. Este estilo de diseño requiere herramientas de ubicación y ruta en 3D , que aún no están disponibles. Además, dividir un bloque de diseño en múltiples matrices implica que no se puede probar por completo antes del apilamiento de matrices. Después del apilamiento de matrices (prueba posterior a la unión), una sola matriz fallida puede dejar inutilizables varias matrices buenas, lo que socava el rendimiento. Este estilo también amplifica el impacto de la variación del proceso , especialmente la variación entre matrices. De hecho, un diseño en 3D puede rendir peor que el mismo circuito diseñado en 2D, contrariamente a la promesa original de la integración de CI en 3D. [44] Además, este estilo de diseño requiere rediseñar la propiedad intelectual disponible, ya que los bloques de propiedad intelectual existentes y las herramientas EDA no prevén la integración en 3D.
Integración a nivel de bloque
Este estilo asigna bloques de diseño completos a matrices separadas. Los bloques de diseño subsumen la mayor parte de la conectividad de la lista de conexiones y están vinculados por una pequeña cantidad de interconexiones globales. Por lo tanto, la integración a nivel de bloque promete reducir la sobrecarga de TSV. Los sistemas 3D sofisticados que combinan matrices heterogéneas requieren procesos de fabricación distintos en diferentes nodos de tecnología para una lógica aleatoria rápida y de bajo consumo, varios tipos de memoria, circuitos analógicos y de RF, etc. La integración a nivel de bloque, que permite procesos de fabricación separados y optimizados, parece crucial para la integración 3D. Además, este estilo podría facilitar la transición del diseño 2D actual al diseño de circuitos integrados 3D. Básicamente, las herramientas con reconocimiento 3D solo se necesitan para la partición y el análisis térmico. [45] Se diseñarán matrices separadas utilizando herramientas 2D (adaptadas) y bloques 2D. Esto está motivado por la amplia disponibilidad de bloques IP confiables. Es más conveniente utilizar los bloques IP 2D disponibles y colocar los TSV obligatorios en el espacio desocupado entre bloques en lugar de rediseñar bloques IP e incrustar TSV. [43] Las estructuras diseñadas para la comprobación son un componente clave de los bloques IP y, por lo tanto, se pueden utilizar para facilitar la prueba de circuitos integrados 3D. Además, las rutas críticas se pueden integrar principalmente en bloques 2D, lo que limita el impacto de la TSV y la variación entre matrices en el rendimiento de fabricación. Por último, el diseño de chips moderno a menudo requiere cambios de ingeniería de último momento . Restringir el impacto de dichos cambios a matrices individuales es esencial para limitar los costos.

Historia

Varios años después de que Mohamed Atalla propusiera por primera vez el chip de circuito integrado MOS (MOS IC) en Bell Labs en 1960, [46] el concepto de un circuito integrado MOS tridimensional fue propuesto por los investigadores de Texas Instruments Robert W. Haisty, Rowland E. Johnson y Edward W. Mehal en 1964. [47] En 1969, los investigadores de NEC Katsuhiro Onoda, Ryo Igarashi, Toshio Wada, Sho Nakanuma y Toru Tsujide propusieron el concepto de un chip de memoria de circuito integrado MOS tridimensional . [48]

Arm ha fabricado un chip de prueba de lógica 3D de alta densidad, [49] e Intel, con su paquete de chips de lógica 3D Foveros, está planeando enviar CPU que lo utilicen. [50] IBM demostró un fluido que podría usarse tanto para el suministro de energía como para la refrigeración de circuitos integrados 3D. [51]

Manifestaciones (1983-2012)

Japón (1983–2005)

Los circuitos integrados 3D se demostraron con éxito por primera vez en Japón en los años 1980 , donde la investigación y el desarrollo (I+D) sobre circuitos integrados 3D se inició en 1981 con el "Proyecto de I+D de elementos de circuitos tridimensionales" de la Asociación de Investigación y Desarrollo para Futuros (Nuevos) Dispositivos Electrónicos. [52] Inicialmente se estaban investigando dos formas de diseño de circuitos integrados 3D, la recristalización y la unión de obleas , y las primeras demostraciones exitosas utilizaban la recristalización. [19] En octubre de 1983, un equipo de investigación de Fujitsu que incluía a S. Kawamura, Nobuo Sasaki y T. Iwai fabricó con éxito un circuito integrado de metal-óxido-semiconductor complementario (CMOS) tridimensional , utilizando recristalización con haz láser. Consistía en una estructura en la que un tipo de transistor se fabrica directamente sobre un transistor del tipo opuesto, con puertas separadas y un aislante en el medio. Se utilizó una doble capa de nitruro de silicio y una película de vidrio fosfosilicatado (PSG) como capa intermedia aislante entre los dispositivos superior e inferior. Esto proporcionó la base para la realización de un dispositivo 3D de múltiples capas compuesto por transistores apilados verticalmente, con puertas separadas y una capa aislante en el medio. [53] En diciembre de 1983, el mismo equipo de investigación de Fujitsu fabricó un circuito integrado 3D con una estructura CMOS de silicio sobre aislante (SOI). [54] Al año siguiente, fabricaron una matriz de puertas 3D con una estructura SOI/CMOS dual apilada verticalmente utilizando recristalización por haz. [55]

En 1986, los investigadores de Mitsubishi Electric Yoichi Akasaka y Tadashi Nishimura expusieron los conceptos básicos y propusieron tecnologías para los circuitos integrados 3D. [56] [57] Al año siguiente, un equipo de investigación de Mitsubishi que incluía a Nishimura, Akasaka y al graduado de la Universidad de Osaka Yasuo Inoue fabricó un procesador de señal de imagen (ISP) en un circuito integrado 3D, con una matriz de fotosensores , convertidores A-D CMOS , unidades lógicas aritméticas (ALU) y registros de desplazamiento dispuestos en una estructura de tres capas. [58] En 1989, un equipo de investigación de NEC dirigido por Yoshihiro Hayashi fabricó un circuito integrado 3D con una estructura de cuatro capas utilizando cristalización por haz láser. [59] [56] En 1990, un equipo de investigación de Matsushita que incluía a K. Yamazaki, Y. Itoh y A. Wada fabricó un procesador de señales de imagen paralelas en un IC 3D de cuatro capas, con capas SOI ( silicio sobre aislante ) formadas por recristalización láser, y las cuatro capas consistían en un sensor óptico , un detector de nivel, una memoria y una ALU. [60]

La forma más común de diseño de circuitos integrados 3D es la unión de obleas. [19] La unión de obleas se denominó inicialmente "IC unido acumulativamente" (CUBIC), que comenzó a desarrollarse en 1981 con el "Proyecto de investigación y desarrollo de elementos de circuitos tridimensionales" en Japón y se completó en 1990 por el equipo de investigación NEC de Yoshihiro Hayashi, que demostró un método en el que varios dispositivos de película delgada se unen acumulativamente, lo que permitiría una gran cantidad de capas de dispositivo. Propusieron la fabricación de dispositivos separados en obleas separadas, la reducción del espesor de las obleas, la provisión de cables delanteros y traseros y la conexión de los chips adelgazados entre sí. Utilizaron la tecnología CUBIC para fabricar y probar un dispositivo de dos capas activas de arriba a abajo, con una capa inferior de FET NMOS de silicio a granel y una capa superior de FET NMOS adelgazado, y propusieron la tecnología CUBIC que podría fabricar circuitos integrados 3D con más de tres capas activas. [56] [52] [61]

Los primeros chips apilados de circuitos integrados 3D fabricados con un proceso de vía a través de silicio (TSV) se inventaron en Japón en la década de 1980. Hitachi presentó una patente japonesa en 1983, seguida por Fujitsu en 1984. En 1986, una patente japonesa presentada por Fujitsu describía una estructura de chip apilado utilizando TSV. [52] En 1989, Mitsumasa Koyonagi de la Universidad de Tohoku fue pionero en la técnica de unión de oblea a oblea con TSV, que utilizó para fabricar un chip LSI 3D en 1989. [52] [62] [63] En 1999, la Asociación de Tecnologías Electrónicas Superavanzadas (ASET) en Japón comenzó a financiar el desarrollo de chips de circuitos integrados 3D utilizando tecnología TSV, llamado proyecto "I+D sobre tecnología de integración de sistemas electrónicos de alta densidad". [52] [64] El término "vía a través del silicio" (TSV) fue acuñado por los investigadores de Tru-Si Technologies Sergey Savastiouk, O. Siniaguine y E. Korczynski, quienes propusieron un método TSV para una solución de empaquetado a nivel de oblea (WLP) 3D en 2000. [65]

El Grupo Koyanagi de la Universidad de Tohoku , dirigido por Mitsumasa Koyanagi, utilizó la tecnología TSV para fabricar un chip de memoria de tres capas en 2000, un chip de retina artificial de tres capas en 2001, un microprocesador de tres capas en 2002 y un chip de memoria de diez capas en 2005. [62] El mismo año, un equipo de investigación de la Universidad de Stanford formado por Kaustav Banerjee , Shukri J. Souri, Pawan Kapur y Krishna C. Saraswat presentó un novedoso diseño de chip 3D que explota la dimensión vertical para aliviar los problemas relacionados con la interconexión y facilita la integración heterogénea de tecnologías para realizar un diseño de sistema en un chip (SoC). [66] [67]

En 2001, un equipo de investigación de Toshiba que incluía a T. Imoto, M. Matsui y C. Takubo desarrolló un proceso de unión de obleas de "módulo de bloque de sistema" para fabricar paquetes de circuitos integrados 3D. [56] [68]

Europa (1988-2005)

Fraunhofer y Siemens comenzaron a investigar sobre la integración de circuitos integrados en 3D en 1987. [52] En 1988, fabricaron dispositivos de circuitos integrados en 3D CMOS basados ​​en la recristalización de polisilicio. [69] En 1997, un equipo de investigación de Fraunhofer-Siemens que incluía a Peter Ramm, Manfred Engelhardt, Werner Pamler, Christof Landesberger y Armin Klumpp desarrolló el método de vía entre chips (ICV). [70] Fue el primer proceso industrial de circuitos integrados en 3D, basado en obleas de fabricación CMOS de Siemens. Una variación de ese proceso TSV se denominó posteriormente tecnología TSV-SLID (interdifusión sólido-líquido). [71] Era un enfoque para el diseño de circuitos integrados en 3D basado en la unión de obleas a baja temperatura y la integración vertical de dispositivos de circuitos integrados utilizando vías entre chips, que patentaron.

Ramm continuó desarrollando consorcios académicos e industriales para la producción de tecnologías de integración 3D relevantes. En el proyecto cooperativo VIC financiado por Alemania entre Siemens y Fraunhofer, demostraron un proceso completo de apilamiento de circuitos integrados 3D industrial (1993-1996). Con sus colegas de Siemens y Fraunhofer, Ramm publicó resultados que mostraban los detalles de procesos clave como la metalización 3D [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, First International Dielectrics for VLSI/ULSI Interconnection Metallization Conference – DUMIC, Santa Clara, CA, 20-22 de febrero de 1995] y en ECTC 1995 presentaron investigaciones tempranas sobre memoria apilada en procesadores. [72]

A principios de la década de 2000, un equipo de investigadores de Fraunhofer e Infineon Munich investigó las tecnologías TSV 3D con especial atención al apilamiento de matriz a sustrato dentro del proyecto alemán/austriaco EUREKA VSI e inició los proyectos de integración europeos e-CUBES, como primera plataforma de tecnología 3D europea, y e-BRAINS con, entre otros, Infineon, Siemens, EPFL, IMEC y Tyndall, donde se fabricaron y evaluaron demostradores de sistemas integrados 3D heterogéneos. Un enfoque particular del proyecto e-BRAINS fue el desarrollo de nuevos procesos de baja temperatura para sistemas de sensores integrados 3D altamente confiables. [73]

Estados Unidos (1999–2012)

La unión de obleas de cobre con cobre, también llamada conexiones Cu-Cu o unión de obleas Cu-Cu, fue desarrollada en el MIT por un equipo de investigación formado por Andy Fan, Adnan-ur Rahman y Rafael Reif en 1999. [19] [74] Reif y Fan investigaron más a fondo la unión de obleas Cu-Cu con otros investigadores del MIT, entre ellos Kuan-Neng Chen, Shamik Das, Chuan Seng Tan y Nisha Checka durante 2001-2002. [19] En 2003, DARPA y el Centro de Microelectrónica de Carolina del Norte (MCNC) comenzaron a financiar la I+D sobre tecnología de circuitos integrados 3D. [52]

En 2004, Tezzaron Semiconductor [75] construyó dispositivos 3D funcionales a partir de seis diseños diferentes. [76] Los chips se construyeron en dos capas con TSV de tungsteno "de vía primero" para la interconexión vertical. Se apilaron dos obleas cara a cara y se unieron con un proceso de cobre. La oblea superior se adelgazó y luego la pila de dos obleas se cortó en chips. El primer chip probado fue un registro de memoria simple, pero el más notable del conjunto fue una pila de procesador/memoria 8051 [77] que exhibió una velocidad mucho mayor y un consumo de energía menor que un ensamblaje 2D análogo.

En 2004, Intel presentó una versión 3D de la CPU Pentium 4. [78] El chip se fabricó con dos matrices utilizando apilamiento cara a cara, lo que permitió una estructura de vías densa. Las TSV de la parte posterior se utilizan para E/S y fuente de alimentación. Para el plano de planta 3D, los diseñadores organizaron manualmente los bloques funcionales en cada matriz con el objetivo de reducir el consumo de energía y mejorar el rendimiento. La división de bloques grandes y de alta potencia y una reorganización cuidadosa permitieron limitar los puntos calientes térmicos. El diseño 3D proporciona una mejora del rendimiento del 15% (debido a las etapas de canalización eliminadas) y un ahorro de energía del 15% (debido a los repetidores eliminados y al cableado reducido) en comparación con el Pentium 4 2D.

El chip de investigación Teraflops presentado en 2007 por Intel es un diseño experimental de 80 núcleos con memoria apilada. Debido a la alta demanda de ancho de banda de memoria, un enfoque de E/S tradicional consumiría entre 10 y 25 W. [38] Para mejorar eso, los diseñadores de Intel implementaron un bus de memoria basado en TSV. Cada núcleo está conectado a un mosaico de memoria en la matriz SRAM con un enlace que proporciona un ancho de banda de 12 GB/s, lo que da como resultado un ancho de banda total de 1 TB/s mientras consume solo 2,2 W.

En 2008 , el profesor Eby Friedman y sus estudiantes presentaron en la Universidad de Rochester una implementación académica de un procesador 3D. El chip funciona a 1,4 GHz y fue diseñado para un procesamiento vertical optimizado entre los chips apilados, lo que le otorga al procesador 3D capacidades que el chip tradicional de una sola capa no podía alcanzar. [79] Uno de los desafíos en la fabricación del chip tridimensional fue hacer que todas las capas funcionaran en armonía sin ningún obstáculo que pudiera interferir con el paso de una pieza de información de una capa a otra. [80]

En ISSCC 2012, se presentaron y demostraron dos diseños multinúcleo basados ​​en 3D-IC que utilizan el proceso de 130 nm de GlobalFoundries y la tecnología FaStack de Tezzaron:

Aunque se han lanzado muchas capas, los grupos de investigación y desarrollo de semiconductores e investigación de IBM diseñaron y fabricaron con éxito una serie de pilas de procesadores 3D a partir de 2007 y 2008. Estas pilas (denominadas internamente Escher) han demostrado una implementación exitosa de pilas de procesadores, lógicas y de eDRAM, así como experimentos clave en caracterización de potencia, temperatura, ruido y confiabilidad de chips 3D. [6]

Circuitos integrados 3D comerciales (2004-actualidad)

La consola de juegos portátil PlayStation Portable (PSP) de Sony , lanzada en 2004, es el primer producto comercial que utiliza un IC 3D, un chip de memoria eDRAM fabricado por Toshiba en un sistema en paquete 3D .

El primer uso comercial conocido de un chip IC 3D fue en la consola de juegos portátil PlayStation Portable (PSP) de Sony , lanzada en 2004. El hardware de la PSP incluye memoria eDRAM ( DRAM integrada ) fabricada por Toshiba en un chip de sistema en paquete 3D con dos matrices apiladas verticalmente. [14] Toshiba lo llamó "DRAM semiintegrada" en ese momento, antes de llamarlo más tarde una solución " chip sobre chip " (CoC) apilada. [14] [83]

En abril de 2007, Toshiba comercializó un IC 3D de ocho capas, el chip de memoria flash NAND integrado THGAM de 16 GB , que se fabricó con ocho chips flash NAND de 2 GB apilados. [84] En septiembre de 2007, Hynix introdujo la tecnología de IC 3D de 24 capas, con un chip de memoria flash de 16 GB que se fabricó con 24 chips flash NAND apilados mediante un proceso de unión de obleas. [85] Toshiba también utilizó un IC 3D de ocho capas para su chip flash THGBM de 32 GB en 2008. [86] En 2010, Toshiba utilizó un IC 3D de 16 capas para su chip flash THGBM2 de 128 GB, que se fabricó con 16 chips apilados de 8 GB. [87] En la década de 2010, los IC 3D entraron en uso comercial generalizado en forma de paquetes de múltiples chips y soluciones de paquete sobre paquete para memoria flash NAND en dispositivos móviles . [14]       

Elpida Memory desarrolló el primer chip DRAM de 8 GB (apilado con cuatro matrices SDRAM DDR3 ) en septiembre de 2009 y lo lanzó en junio de 2011. [88] TSMC anunció planes para la producción de IC 3D con tecnología TSV en enero de 2010. [88] En 2011, SK Hynix introdujo 16 GB DDR3 SDRAM ( clase de 40 nm ) utilizando tecnología TSV, [89] Samsung Electronics introdujo 32 GB DDR3 ( clase de 30 nm ) apilados en 3D basados ​​en TSV en septiembre, y luego Samsung y Micron Technology anunciaron la tecnología Hybrid Memory Cube (HMC) basada en TSV en octubre. [88]       

Corte una tarjeta gráfica que utiliza memoria de alto ancho de banda (HBM), basada en tecnología IC 3D a través de silicio (TSV).

La memoria de alto ancho de banda (HBM), desarrollada por Samsung, AMD y SK Hynix, utiliza chips apilados y TSV. El primer chip de memoria HBM fue fabricado por SK Hynix en 2013. [89] En enero de 2016, Samsung Electronics anunció la producción en masa temprana de HBM2 , de hasta 8 GB por pila. [90] [91]

En 2017, Samsung Electronics combinó el apilamiento de IC 3D con su tecnología 3D  V-NAND (basada en la tecnología flash de trampa de carga ), fabricando su  chip de memoria flash KLUFG8R1EM de 512 GB con ocho chips V-NAND de 64 capas apilados. [92] En 2019, Samsung produjo un chip flash de 1 TB con 16 matrices V-NAND apiladas. [93] [94] A partir de 2018, Intel está considerando el uso de IC 3D para mejorar el rendimiento. [95] A partir de 2022 , los chips NAND de 232 capas, es decir, dispositivos de memoria, son fabricados por Micron, [96] que anteriormente en abril de 2019 fabricaba chips de 96 capas; y Toshiba fabricó dispositivos de 96 capas en 2018. 

En 2022, AMD presentó los procesadores Zen 4 , y algunos procesadores Zen 4 tienen caché 3D incluido.

Véase también

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Referencias

Lectura adicional

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