Existen dos configuraciones ampliamente utilizadas para PoP:
Apilamiento de memoria pura: dos o más paquetes de solo memoria se apilan uno sobre el otro
Apilamiento mixto de lógica y memoria: paquete lógico (CPU) en la parte inferior, paquete de memoria en la parte superior. Por ejemplo, la parte inferior podría ser un sistema en un chip (SoC) para un teléfono móvil . El paquete lógico está en la parte inferior porque necesita muchas más conexiones BGA a la placa base.
Pila PoP de lógica más memoria típica, común en los SoC de teléfonos móviles o módems de banda base desde 2005 en adelante
Durante el ensamblaje de la PCB , el paquete inferior de una pila PoP se coloca directamente sobre la PCB y el resto de los paquetes de la pila se apilan encima. Los paquetes de una pila PoP se unen entre sí (y a la PCB) durante la soldadura por reflujo .
Beneficios
La técnica de paquete sobre paquete intenta combinar los beneficios del embalaje tradicional con los beneficios de las técnicas de apilado de troqueles , evitando al mismo tiempo sus inconvenientes.
El empaquetado tradicional coloca cada chip en su propio paquete, un paquete diseñado para técnicas de ensamblaje de PCB normales que colocan cada paquete directamente sobre el PCB, uno al lado del otro. Las técnicas del sistema de apilamiento de chips 3D en paquete (SiP) apilan varios chips en un solo paquete, lo que tiene varias ventajas y también algunas desventajas en comparación con el ensamblaje de PCB tradicional.
En las técnicas PoP integradas, los chips se incrustan en un sustrato en la parte inferior del encapsulado. Esta tecnología PoP permite encapsulados más pequeños con conexiones eléctricas más cortas y cuenta con el respaldo de empresas como Advanced Semiconductor Engineering (ASE). [1]
Ventajas sobre el embalaje tradicional de chips aislados
El beneficio más obvio es el ahorro de espacio en la placa base. PoP utiliza mucho menos área de PCB, casi tan poco como los encapsulados de matriz apilada.
En términos eléctricos, PoP ofrece ventajas al minimizar la longitud de las pistas entre diferentes partes que interoperan, como un controlador y una memoria. Esto produce un mejor rendimiento eléctrico de los dispositivos, ya que un enrutamiento más corto de las interconexiones entre circuitos produce una propagación de señal más rápida y una reducción del ruido y la diafonía.
Ventajas sobre el apilamiento de chips
Existen varias diferencias clave entre los productos con matriz apilada y los productos con paquete apilado.
El principal beneficio económico del encapsulado en un encapsulado es que el dispositivo de memoria está desacoplado del dispositivo lógico. Por lo tanto, esto le otorga a PoP las mismas ventajas que tiene el encapsulado tradicional sobre los productos de matriz apilada:
El paquete de memoria se puede probar por separado del paquete lógico.
En el ensamblaje final solo se utilizan paquetes "que se sabe que funcionan bien" (si la memoria está defectuosa, solo se descarta la memoria, y así sucesivamente). Compare esto con los paquetes de matriz apilada, donde todo el conjunto es inútil y se rechaza si la memoria o la lógica están defectuosas.
El usuario final (por ejemplo, los fabricantes de teléfonos móviles o cámaras digitales ) controla la logística. Esto significa que la memoria de distintos proveedores se puede utilizar en distintos momentos sin cambiar la lógica. La memoria se convierte en un producto que se debe adquirir del proveedor con el coste más bajo. Esta característica también es una ventaja en comparación con PiP (paquete dentro de paquete), que requiere que se diseñe un dispositivo de memoria específico y se adquiera antes del usuario final.
Se puede utilizar cualquier encapsulado superior que se acople mecánicamente. En el caso de un teléfono de gama baja, se puede utilizar una configuración de memoria más pequeña en el encapsulado superior. En el caso de un teléfono de gama alta, se podría utilizar más memoria con el mismo encapsulado inferior. [2] Esto simplifica el control de inventario por parte del OEM. En el caso de un encapsulado de matriz apilada o incluso PiP (paquete dentro de paquete), la configuración exacta de la memoria debe conocerse con semanas o meses de antelación.
Dado que la memoria solo se incorpora a la mezcla durante el ensamblaje final, no hay motivo para que los proveedores de componentes lógicos adquieran memoria. Con un dispositivo de matriz apilada, el proveedor de componentes lógicos debe comprar obleas de memoria a un proveedor de memoria.
Estandarización JEDEC
El comité JC-11 del JEDEC se ocupa de los estándares de dibujo del contorno del paquete relacionados con el paquete PoP inferior. Consulte los documentos MO-266A y la publicación 95 del JEDEC, Guía de diseño 4.22.
El comité JC-63 de JEDEC se ocupa de la estandarización de la distribución de pines de los paquetes PoP (memoria) de nivel superior. Consulte la norma JEDEC n.º 21-C, página 3.12.2 – 1
Otros nombres
El paquete en un paquete también se conoce con otros nombres:
PoP: se refiere a los paquetes combinados superior e inferior
PoPt: se refiere al paquete superior
PoPb: se refiere al paquete inferior
PSvfBGA : se refiere al paquete inferior : Paquete Apilable Muy fino Paso fino Bola Rejilla Matriz [ 3 ]
PSfcCSP : se refiere al paquete inferior : Paquete Apilable Flip Chip Chip Escala Paquete
Historia
En 2001, un equipo de investigación de Toshiba que incluía a T. Imoto, M. Matsui y C. Takubo desarrolló un proceso de unión de obleas de "módulo de bloque de sistema" para fabricar paquetes de circuitos integrados 3D (IC 3D). [4] [5] El primer uso comercial conocido de un chip de paquete sobre paquete 3D fue en la consola de juegos portátil PlayStation Portable (PSP) de Sony , lanzada en 2004. El hardware de la PSP incluye memoria eDRAM ( DRAM integrada) fabricada por Toshiba en un chip de paquete 3D con dos matrices apiladas verticalmente. [6] Toshiba lo llamó "DRAM semiintegrada" en ese momento, antes de llamarlo más tarde una solución "chip sobre chip" (CoC) apilada. [6] [7]
En abril de 2007, Toshiba comercializó un paquete de chip 3D de ocho capas, el chip de memoria flash NAND integrado THGAM de 16 GB , que se fabricó con ocho chips flash NAND de 2 GB apilados. [8] El mismo mes, Steven M. Pope y Ruben C. Zeta de Maxim Integrated presentaron la patente estadounidense 7.923.830 ("Módulo seguro de paquete sobre paquete que tiene malla antimanipulación en el sustrato del paquete superior") . [9] En septiembre de 2007, Hynix Semiconductor presentó la tecnología de empaquetado 3D de 24 capas, con un chip de memoria flash de 16 GB que se fabricó con 24 chips flash NAND apilados mediante un proceso de unión de obleas. [10]
Referencias
^ LaPedus, Mark (19 de junio de 2014). "El mercado de los envases para dispositivos móviles se calienta". Ingeniería de semiconductores . Consultado el 28 de abril de 2016 .
^ Thomas, Glen. "Flujo de paquete sobre paquete". Indium Corporation . Consultado el 30 de julio de 2015 .
^ Tecnología Amkor. "Paquete sobre paquete (PoP | PSfvBGA | PSfcCSP | TMV® PoP)" . Consultado el 30 de julio de 2015 .
^ Garrou, Philip (6 de agosto de 2008). "Introducción a la integración 3D". Manual de integración 3D: tecnología y aplicaciones de circuitos integrados 3D (PDF) . Wiley-VCH . p. 4. doi :10.1002/9783527623051.ch1. ISBN9783527623051.
^ Imoto, T.; Matsui, M.; Takubo, C.; Akejima, S.; Kariya, T.; Nishikawa, T.; Enomoto, R. (2001). "Desarrollo de un paquete de módulo tridimensional, "Módulo de bloque de sistema"". Conferencia sobre componentes y tecnología electrónica (51). Instituto de Ingenieros Eléctricos y Electrónicos : 552–7.
^ ab James, Dick (2014). "CI 3D en el mundo real". 25.ª Conferencia anual sobre fabricación avanzada de semiconductores de SEMI (ASMC 2014) . págs. 113-119. doi :10.1109/ASMC.2014.6846988. ISBN978-1-4799-3944-2.S2CID42565898 .
^ "System-in-Package (SiP)". Toshiba . Archivado desde el original el 3 de abril de 2010 . Consultado el 3 de abril de 2010 .
^ "TOSHIBA COMERCIALIZA LA MEMORIA FLASH NAND INTEGRADA DE MAYOR CAPACIDAD DE LA INDUSTRIA PARA PRODUCTOS MÓVILES DE CONSUMO". Toshiba . 17 de abril de 2007. Archivado desde el original el 23 de noviembre de 2010 . Consultado el 23 de noviembre de 2010 .
^ "Patente de los Estados Unidos US 7,923,830 B2" (PDF) . 2011-04-12 . Consultado el 2015-07-30 .
^ "Hynix sorprende a la industria de chips NAND". Korea Times . 5 de septiembre de 2007 . Consultado el 8 de julio de 2019 .
Lectura adicional
Las innovaciones impulsan a Package on Package a nuevos mercados, Flynn Carson, Semiconductor International, abril de 2010
Componentes prácticos Muestras de PoP y placas de prueba (cadenas tipo margarita)
La historia detrás de este éxito de la industria (Semiconductor International, 1 de junio de 2007)
Package-on-package es una aplicación revolucionaria para teléfonos móviles (artículo de EETimes de julio de 2008)
El "POP" se dirige al futuro (Revista Assembly, 30 de septiembre de 2008)
Paquete sobre paquete: tecnologías PoP de primer nivel y de segundo nivel
Bolas de soldadura PoP (Circuits Assembly Magazine, diciembre de 2010)
El BeagleBoard utiliza un procesador PoP
Aplicación revolucionaria para teléfonos móviles EETimes 2008-10-20
TMV: una tecnología "habilitante" para los requisitos PoP de próxima generación Semicon International 2008-11-04 [ enlace muerto permanente ]
Rodando con bolas de soldadura (Circuits Assembly Magazine, octubre de 2010)
¡No ahogue la pieza! (Revista Circuits Assembly, agosto de 2010)
POP (Package On Package): Una perspectiva de Ems sobre ensamblaje, reelaboración y confiabilidad 2009-02-12
Hamid Eslampour et al. Comparación de configuraciones avanzadas de paquetes PoP, Actas de la Conferencia de componentes y tecnología electrónica (ECTC) de 2010
Inspección y control de calidad del ensamblaje de paquetes en paquetes, libro electrónico de Bob Willis
