En informática , una computadora con conjunto de instrucciones reducido ( RISC ) es una arquitectura de computadora diseñada para simplificar las instrucciones individuales dadas a la computadora para realizar tareas. En comparación con las instrucciones dadas a una computadora con conjunto de instrucciones complejas (CISC), una computadora RISC puede requerir más instrucciones (más código) para realizar una tarea porque las instrucciones individuales están escritas en un código más simple. El objetivo es compensar la necesidad de procesar más instrucciones aumentando la velocidad de cada instrucción, en particular implementando una canalización de instrucciones , que puede ser más sencilla de lograr dadas instrucciones más simples. [1]
El concepto operativo clave de la computadora RISC es que cada instrucción realiza sólo una función (por ejemplo, copiar un valor de la memoria a un registro). La computadora RISC generalmente tiene muchos (16 o 32) registros de propósito general de alta velocidad con una arquitectura de carga y almacenamiento en la que el código para las instrucciones registro-registro (para realizar aritmética y pruebas) están separados de las instrucciones que otorgan acceso. a la memoria principal del ordenador. El diseño de la CPU permite a las computadoras RISC pocos modos de direccionamiento simples [2] y tiempos de instrucción predecibles que simplifican el diseño del sistema en su conjunto.
Los desarrollos conceptuales de la arquitectura informática RISC comenzaron con el proyecto IBM 801 a finales de la década de 1970, pero no se pusieron en uso de inmediato. Los diseñadores de California adoptaron los conceptos 801 en dos proyectos fundamentales, Stanford MIPS y Berkeley RISC . Estos se comercializaron en la década de 1980 como sistemas MIPS y SPARC . IBM finalmente produjo diseños RISC basados en trabajos posteriores sobre el concepto 801, la arquitectura IBM POWER , PowerPC y Power ISA . A medida que los proyectos maduraron, muchos diseños similares, producidos a finales de los 80 y principios de los 90, crearon las unidades centrales de procesamiento que aumentaron la utilidad comercial de la estación de trabajo Unix y de los procesadores integrados en la impresora láser , el enrutador y productos similares.
En el mercado de las minicomputadoras , empresas que incluían a Celerity Computing , Pyramid Technology y Ridge Computers comenzaron a ofrecer sistemas diseñados según principios RISC o similares a RISC a principios de los años 1980. [3] [4] [5] [6] [7] Pocos de estos diseños comenzaron utilizando microprocesadores RISC.
Las variedades de diseño de procesador RISC incluyen el procesador ARC , DEC Alpha , AMD Am29000 , la arquitectura ARM , Atmel AVR , Blackfin , Intel i860 , Intel i960 , LoongArch , Motorola 88000 , la arquitectura MIPS, PA-RISC , Power ISA, RISC-V , SuperH y SPARC. Los procesadores RISC se utilizan en supercomputadoras , como la Fugaku . [8]
Varios sistemas, que se remontan a la década de 1960, han sido acreditados como la primera arquitectura RISC, en parte debido a su uso del enfoque de carga y almacenamiento . [9] El término RISC fue acuñado por David Patterson del proyecto RISC de Berkeley , aunque antes habían aparecido conceptos algo similares. [10]
El CDC 6600 diseñado por Seymour Cray en 1964 utilizó una arquitectura de almacenamiento de carga con solo dos modos de direccionamiento (registro+registro y registro+constante inmediata) y 74 códigos de operación, siendo el ciclo de reloj básico 10 veces más rápido que el tiempo de acceso a la memoria. . [11] En parte debido a la arquitectura optimizada de almacenamiento de carga del CDC 6600, Jack Dongarra dice que puede considerarse un precursor de los sistemas RISC modernos, aunque fue necesario superar una serie de otras barreras técnicas para el desarrollo de un RISC moderno. sistema. [12]
Michael J. Flynn ve el primer sistema RISC como el diseño IBM 801 , [2] iniciado en 1975 por John Cocke y completado en 1980. El 801 se desarrolló a partir de un esfuerzo por construir un procesador de alta velocidad de 24 bits para usarlo como Base para un conmutador telefónico digital . Para alcanzar su objetivo de atender 1 millón de llamadas por hora (300 por segundo), calcularon que la CPU requería un rendimiento del orden de 12 millones de instrucciones por segundo (MIPS), [13] en comparación con su máquina mainframe más rápida de la época, la 370/168 , que funcionó a 3,5 MIPS. [14]
El diseño se basó en un estudio de la extensa colección de estadísticas de IBM recopiladas de sus clientes. Esto demostró que el código en entornos de alto rendimiento hacía un uso extensivo de los registros del procesador y que a menudo se quedaban sin ellos. Esto sugirió que registros adicionales mejorarían el rendimiento. Además, notaron que los compiladores generalmente ignoraban la gran mayoría de las instrucciones disponibles, especialmente los modos de direccionamiento ortogonales. En cambio, seleccionaron la versión más rápida de cualquier instrucción dada y luego construyeron pequeñas rutinas usándola. Esto sugirió que la mayoría de las instrucciones podrían eliminarse sin afectar el código resultante. Estas dos conclusiones funcionaron en conjunto; eliminar instrucciones permitiría que los códigos de operación de instrucción fueran más cortos, liberando bits en la palabra de instrucción que luego podrían usarse para seleccionar entre un conjunto más grande de registros. [13]
El programa de conmutación telefónica se canceló en 1975, pero para entonces el equipo había demostrado que el mismo diseño ofrecería importantes mejoras de rendimiento ejecutando prácticamente cualquier código. En simulaciones, demostraron que un compilador adaptado para utilizar registros siempre que fuera posible ejecutaría código aproximadamente tres veces más rápido que los diseños tradicionales. Sorprendentemente, el mismo código se ejecutaría aproximadamente un 50% más rápido incluso en máquinas existentes debido al uso mejorado de los registros. En la práctica, su compilador experimental PL/8, una versión ligeramente reducida de PL/I , producía constantemente código que se ejecutaba mucho más rápido en sus mainframes existentes. [13]
Finalmente se produjo una versión de 32 bits del 801 en forma de un solo chip como IBM ROMP en 1981, que significaba "Microprocesador OPD de investigación [División de productos de oficina]". [15] Esta CPU fue diseñada para tareas "mini" y se utilizó en interfaces periféricas y controladores de canales en computadoras IBM posteriores. También se utilizó como CPU en la PC IBM RT en 1986, que resultó ser un fracaso comercial. [16] Aunque el 801 no tuvo un uso generalizado en su forma original, inspiró muchos proyectos de investigación, incluidos algunos en IBM que eventualmente conducirían a la arquitectura IBM POWER . [17] [18]
A finales de la década de 1970, el 801 se había hecho muy conocido en la industria. Esto coincidió con nuevas técnicas de fabricación que permitían la llegada al mercado de chips más complejos. El Zilog Z80 de 1976 tenía 8.000 transistores, mientras que el Motorola 68000 (68k) de 1979 tenía 68.000. Estos diseños más nuevos generalmente utilizaron su nueva complejidad para expandir el conjunto de instrucciones y hacerlo más ortogonal. La mayoría, como el 68k, usaba microcódigo para hacer esto, leía instrucciones y las volvía a implementar como una secuencia de instrucciones internas más simples. En el 68k, se utilizó 1 ⁄ 3 de los transistores para esta microcodificación. [19]
En 1979, David Patterson fue enviado a un año sabático de la Universidad de California, Berkeley, para ayudar al equipo de la costa oeste de DEC a mejorar el microcódigo VAX. A Patterson le sorprendió la complejidad del proceso de codificación y concluyó que era insostenible. [20] Primero escribió un artículo sobre formas de mejorar la microcodificación, pero luego cambió de opinión y decidió que el microcódigo en sí era el problema. Con financiación del programa DARPA VLSI , Patterson inició el esfuerzo RISC de Berkeley . El Programa, prácticamente desconocido en la actualidad, propició una gran cantidad de avances en el diseño, la fabricación de chips e incluso en los gráficos por computadora. Al considerar una variedad de programas de su variante BSD Unix , el equipo de Berkeley descubrió, al igual que IBM, que la mayoría de los programas no hacían uso de la gran variedad de instrucciones en el 68k. [21]
Los primeros trabajos de Patterson señalaron un problema importante con el enfoque tradicional de "más es mejor"; incluso aquellas instrucciones que eran críticas para el rendimiento general se retrasaban debido a su recorrido a través del microcódigo. Si se eliminara el microcódigo, los programas se ejecutarían más rápido. Y dado que el microcódigo finalmente tomó una instrucción compleja y la dividió en pasos, no había ninguna razón por la que el compilador no pudiera hacer esto. Estos estudios sugirieron que, incluso sin otros cambios, se podría fabricar un chip con 1⁄3 menos transistores que funcionara más rápido. [21] En el artículo original de RISC-I señalaron: [22]
Saltarse este nivel adicional de interpretación parece mejorar el rendimiento al tiempo que reduce el tamaño del chip. [22]
También se descubrió que, en implementaciones microcodificadas de ciertas arquitecturas, las operaciones complejas tendían a ser más lentas que una secuencia de operaciones más simples que hacían lo mismo. Esto fue en parte un efecto del hecho de que muchos diseños se apresuraron, con poco tiempo para optimizar o ajustar cada instrucción; sólo se optimizaron las que se usaban con mayor frecuencia, y una secuencia de esas instrucciones podría ser más rápida que una instrucción menos sintonizada que realizara una operación equivalente a esa secuencia. Un ejemplo infame fue la instrucción del VAXINDEX . [23]
El trabajo de Berkeley también arrojó una serie de puntos adicionales. Entre ellos estaba el hecho de que los programas dedicaban una cantidad significativa de tiempo a realizar llamadas y devoluciones de subrutinas , y parecía que había potencial para mejorar el rendimiento general acelerando estas llamadas. Esto llevó al diseño de Berkeley a seleccionar un método conocido como ventanas de registro que puede mejorar significativamente el rendimiento de las subrutinas, aunque a costa de cierta complejidad. [22] También notaron que la mayoría de las instrucciones matemáticas eran tareas simples; sólo 1 ⁄ 3 de ellos realmente realizó una operación como suma o resta. Pero cuando esas operaciones ocurrieron, tendieron a ser lentas. Esto llevó a poner mucho más énfasis en la unidad de datos aritméticos subyacente, a diferencia de diseños anteriores donde la mayor parte del chip estaba dedicada al control y al microcódigo. [21]
El Berkeley RISC resultante se basó en ganar rendimiento mediante el uso de canalización y el uso agresivo de ventanas de registro. [23] [22] En una CPU tradicional, uno tiene una pequeña cantidad de registros y un programa puede usar cualquier registro en cualquier momento. En una CPU con ventanas de registros, hay una gran cantidad de registros, por ejemplo, 128, pero los programas sólo pueden utilizar un pequeño número de ellos, por ejemplo, ocho, a la vez. Un programa que se limita a ocho registros por procedimiento puede realizar llamadas a procedimientos muy rápidas : la llamada simplemente mueve la ventana "hacia abajo" ocho, hasta el conjunto de ocho registros utilizados por ese procedimiento, y el retorno mueve la ventana hacia atrás. [24] El proyecto RISC de Berkeley entregó el procesador RISC-I en 1982. Con sólo 44.420 transistores (en comparación con los promedios de alrededor de 100.000 en los diseños CISC más nuevos de la época), RISC-I tenía solo 32 instrucciones y, sin embargo, superó completamente a cualquier otro. otro diseño de un solo chip, con un rendimiento estimado superior al del VAX. [22] Siguieron esto con el RISC-II de 40,760 transistores y 39 instrucciones en 1983, que funcionó tres veces más rápido que RISC-I. [22]
Cuando el proyecto RISC comenzó a ser conocido en Silicon Valley , en 1981 comenzó un proyecto similar en la Universidad de Stanford . Este proyecto MIPS surgió de un curso de posgrado impartido por John L. Hennessy , produjo un sistema funcional en 1983 y podía ejecutar programas simples mediante 1984. [25] El enfoque MIPS enfatizó un ciclo de reloj agresivo y el uso de la tubería, asegurándose de que pudiera ejecutarse lo más "lleno" posible. [25] Al sistema MIPS le siguió el MIPS-X y en 1984 Hennessy y sus colegas formaron MIPS Computer Systems para producir el diseño comercialmente. [25] [26] La empresa resultó en una nueva arquitectura que también se llamó MIPS y el microprocesador R2000 en 1985. [26]
La filosofía general del concepto RISC fue ampliamente comprendida en la segunda mitad de la década de 1980 y llevó a los diseñadores del MIPS-X a expresarlo de esta manera en 1987:
El objetivo de cualquier formato de instrucción debe ser: 1. decodificación simple, 2. decodificación simple y 3. decodificación simple. Cualquier intento de mejorar la densidad del código a expensas del rendimiento de la CPU debe ser ridiculizado en cada oportunidad. [27]
A principios de la década de 1980, importantes incertidumbres rodeaban el concepto RISC. Una preocupación involucraba el uso de la memoria; una sola instrucción de un procesador tradicional como el Motorola 68k puede escribirse como quizás media docena de instrucciones RISC más simples. En teoría, esto podría ralentizar el sistema, ya que dedica más tiempo a buscar instrucciones de la memoria. Pero a mediados de la década de 1980, los conceptos habían madurado lo suficiente como para ser considerados comercialmente viables. [16] [25]
Los diseños comerciales de RISC comenzaron a surgir a mediados de los años 1980. El primer MIPS R2000 apareció en enero de 1986, seguido poco después por el PA-RISC de Hewlett-Packard en algunas de sus computadoras. [16] Mientras tanto, el esfuerzo de Berkeley se había vuelto tan conocido que eventualmente se convirtió en el nombre de todo el concepto. En 1987, Sun Microsystems comenzó a comercializar sistemas con el procesador SPARC , basado directamente en el sistema Berkeley RISC-II. [16] [28] El Comité de Innovaciones en Computación y Comunicaciones del gobierno de EE. UU. atribuye la aceptación de la viabilidad del concepto RISC al éxito del sistema SPARC. [16] El éxito de SPARC renovó el interés dentro de IBM, que lanzó nuevos sistemas RISC en 1990 y en 1995 los procesadores RISC eran la base de una industria de servidores de 15 mil millones de dólares. [dieciséis]
A finales de la década de 1980, los nuevos diseños RISC superaban fácilmente a todos los diseños tradicionales por un amplio margen. En ese momento, todos los demás proveedores comenzaron sus propios esfuerzos RISC. Entre ellos se encontraban DEC Alpha , AMD Am29000 , Intel i860 e i960 , Motorola 88000 , IBM POWER y, un poco más tarde, IBM/Apple/Motorola PowerPC . Desde entonces, muchos de ellos han desaparecido debido a que a menudo no ofrecen ninguna ventaja competitiva sobre otros de la misma época. Los que quedan a menudo se utilizan sólo en nichos de mercado o como parte de otros sistemas; De los diseños de estos proveedores tradicionales, sólo SPARC y POWER tienen un mercado restante significativo. [ cita necesaria ]
La arquitectura ARM es ilustrativa de las adaptaciones realizadas por los proveedores de RISC para responder a las cambiantes circunstancias competitivas, ya que se introdujo por primera vez para ofrecer un mayor rendimiento en computadoras de escritorio como Acorn Archimedes , pero también se introdujo en aplicaciones integradas como el procesamiento de imágenes rasterizadas de impresoras láser. [29] ARM, en asociación con Apple, desarrolló un diseño de bajo consumo y luego se especializó en ese mercado, que en ese momento era un nicho. Con el auge de la informática móvil, especialmente después de la introducción del iPhone , ARM se convirtió en el diseño de CPU de gama alta más utilizado en el mercado. [ se necesita aclaración ]
La competencia entre los enfoques RISC y CISC convencional también fue objeto de análisis teórico a principios de la década de 1980, lo que condujo, por ejemplo, a la ley de hierro del rendimiento del procesador .
Desde 2010, se ha estado desarrollando una nueva arquitectura de conjunto de instrucciones (ISA) de código abierto , RISC-V , en la Universidad de California, Berkeley, con fines de investigación y como una alternativa gratuita a las ISA propietarias. A partir de 2014, se corrigió la versión 2 del espacio de usuario ISA. [30] El ISA está diseñado para ser extensible desde un núcleo básico suficiente para un pequeño procesador integrado hasta el uso de supercomputadoras y computación en la nube con extensiones y coprocesadores estándar y definidos por el diseñador de chips. Ha sido probado en diseño de silicio con el SoC ROCKET , que también está disponible como generador de procesador de código abierto en el lenguaje CHISEL.
La confusión en torno a la definición de RISC derivada de la formulación del término, junto con la tendencia a categorizar de manera oportunista las arquitecturas de procesador con relativamente pocas instrucciones (o grupos de instrucciones) como arquitecturas RISC, llevó a intentos de definir RISC como una filosofía de diseño. Un intento de hacerlo se expresó de la siguiente manera:
Un procesador RISC tiene un conjunto de instrucciones diseñado para una ejecución eficiente por parte de un procesador canalizado y para la generación de código por parte de un compilador optimizador.
— Michael Slater, Informe del microprocesador [31]
Un malentendido común de la frase "computadora con conjunto de instrucciones reducido" es que las instrucciones simplemente se eliminan, lo que da como resultado un conjunto más pequeño de instrucciones. [32] De hecho, a lo largo de los años, los conjuntos de instrucciones RISC han crecido en tamaño y hoy en día muchos de ellos tienen un conjunto de instrucciones más grande que muchas CPU CISC. [33] [34] Algunos procesadores RISC como el PowerPC tienen conjuntos de instrucciones tan grandes como el CISC IBM System/370 , por ejemplo; por el contrario, el DEC PDP-8 (claramente una CPU CISC porque muchas de sus instrucciones implican múltiples accesos a la memoria) tiene solo 8 instrucciones básicas y algunas instrucciones extendidas. [35] El término "reducido" en esa frase pretendía describir el hecho de que la cantidad de trabajo que realiza cualquier instrucción individual se reduce (como máximo un único ciclo de memoria de datos) en comparación con las "instrucciones complejas" de las CPU CISC que pueden requerir docenas de ciclos de memoria de datos para ejecutar una sola instrucción. [36]
A veces se prefiere el término arquitectura de carga y almacenamiento .
Otra forma de ver el debate RISC/CISC es considerar lo que está expuesto al compilador. En un procesador CISC, el hardware puede utilizar internamente registros y bits de bandera para implementar una única instrucción compleja como STRING MOVE, pero ocultar esos detalles al compilador. Las operaciones internas de un procesador RISC están "expuestas al compilador", lo que lleva al backronym 'Relegate Interesting Stuff to the Compiler'. [37] [38]
La mayoría de las arquitecturas RISC tienen instrucciones de longitud fija y una codificación simple, lo que simplifica considerablemente la lógica de búsqueda, decodificación y emisión. Este es uno de los principales objetivos del enfoque RISC. [22]
Algo de esto sólo es posible gracias al paso contemporáneo a los formatos de 32 bits. Por ejemplo, en un programa típico, más del 30% de todas las constantes numéricas son 0 o 1, el 95% cabrá en un byte y el 99% en un valor de 16 bits. [39] Cuando las computadoras se basaban en palabras de 8 o 16 bits, sería difícil tener un inmediato combinado con el código de operación en una sola palabra de memoria, aunque ciertas instrucciones como incremento y decremento lo hacían implícitamente usando un código de operación diferente. Por el contrario, una máquina de 32 bits tiene amplio espacio para codificar un valor inmediato y, al hacerlo, se evita la necesidad de realizar una segunda lectura de memoria para recoger el valor. Esta es la razón por la que muchos procesadores RISC permiten codificar una constante de 12 o 13 bits directamente en la palabra de instrucción. [22]
Suponiendo un área constante de 13 bits, como es el caso en los diseños MIPS y RISC, hay otros 19 bits disponibles para la codificación de instrucciones. Esto deja un amplio espacio para indicar tanto el código de operación como uno o dos registros. Las operaciones de registro a registro, principalmente matemáticas y lógicas, requieren suficientes bits para codificar los dos o tres registros que se utilizan. La mayoría de los procesadores utilizan el formato de tres operandos, de la forma A = B + C, en cuyo caso se necesitan tres números de registros. Si el procesador tiene 32 registros, cada uno requiere un número de 5 bits, para 15 bits. Si uno de estos registros se reemplaza por uno inmediato, todavía hay mucho espacio para codificar los dos registros restantes y el código de operación. Las instrucciones comunes que se encuentran en sistemas de varias palabras, como INCy DEC, que reducen la cantidad de palabras que deben leerse antes de realizar la instrucción, son innecesarias en RISC ya que se pueden lograr con un solo registro y el valor inmediato 1. [22]
El formato RISC-I original sigue siendo un ejemplo canónico del concepto. Utiliza 7 bits para el código de operación y un indicador de 1 bit para los códigos condicionales, los siguientes 5 bits para el registro de destino y los siguientes cinco para el primer operando. Esto deja 14 bits, el primero de los cuales indica si los 13 siguientes contienen un valor inmediato o usa solo cinco de ellos para indicar un registro para el segundo operando. [22] Un ejemplo más complejo es la codificación MIPS, que utilizaba sólo 6 bits para el código de operación, seguidos de dos registros de 5 bits. Los 16 bits restantes podrían usarse de dos maneras, una como un valor inmediato de 16 bits o como un valor de desplazamiento de 5 bits (usado solo en operaciones de desplazamiento, de lo contrario cero) y los 6 bits restantes como una extensión del código de operación. En el caso de operaciones aritméticas de registro a registro, el código de operación era 0 y los últimos 6 bits contenían el código real; aquellos que usaron un valor inmediato usaron el campo de código de operación normal al frente. [40]
Una desventaja de las instrucciones de 32 bits es la densidad reducida del código, que es una característica más adversa en la informática integrada que en los mercados de estaciones de trabajo y servidores para los que fueron diseñadas originalmente las arquitecturas RISC. Para abordar este problema, varias arquitecturas, como ARM , Power ISA , MIPS , RISC-V y Adapteva Epiphany , tienen un conjunto de instrucciones comprimidas cortas y con funciones reducidas opcionales . Generalmente, estas instrucciones exponen una cantidad menor de registros y menos bits para valores inmediatos y, a menudo, utilizan un formato de dos instrucciones para eliminar un número de registro de las instrucciones. Un formato de dos operandos en un sistema con 16 registros requiere 8 bits para los números de registro, dejando otros 8 para un código de operación u otros usos. El SH5 también sigue este patrón, aunque ha evolucionado en la dirección opuesta, añadiendo instrucciones más largas de 32 bits a una codificación original de 16 bits.
Para cualquier nivel dado de rendimiento general, un chip RISC normalmente tendrá muchos menos transistores dedicados a la lógica central que originalmente permitió a los diseñadores aumentar el tamaño del conjunto de registros y aumentar el paralelismo interno. [ cita necesaria ]
Otras características de las arquitecturas RISC incluyen:
También es más probable que los diseños RISC presenten un modelo de memoria de Harvard , donde el flujo de instrucciones y el flujo de datos están conceptualmente separados; esto significa que modificar la memoria donde se guarda el código podría no tener ningún efecto en las instrucciones ejecutadas por el procesador (porque la CPU tiene una caché de instrucciones y datos separada ), al menos hasta que se emita una instrucción de sincronización especial; Los procesadores CISC que tienen cachés de instrucciones y datos separados generalmente los mantienen sincronizados automáticamente, para compatibilidad con procesadores más antiguos.
Muchos de los primeros diseños de RISC también compartían la característica de tener una ranura de retardo de rama , un espacio de instrucciones inmediatamente después de un salto o rama. La instrucción en este espacio se ejecuta, se realice o no la bifurcación (en otras palabras, el efecto de la bifurcación se retrasa). Esta instrucción mantiene ocupada la ALU de la CPU durante el tiempo adicional que normalmente se necesita para realizar una bifurcación. Hoy en día, la ranura de retardo de rama se considera un efecto secundario desafortunado de una estrategia particular para implementar algunos diseños RISC, y los diseños RISC modernos generalmente la eliminan (como PowerPC y versiones más recientes de SPARC y MIPS). [ cita necesaria ]
Algunos aspectos atribuidos a los primeros diseños etiquetados con RISC alrededor de 1975 incluyen las observaciones de que los compiladores de la época, con memoria restringida, a menudo no podían aprovechar las características destinadas a facilitar la codificación manual en ensamblaje, y que los modos de direccionamiento complejos requieren muchos ciclos para ejecutarse debido. a los accesos a memoria adicionales requeridos. Fue argumentado [ ¿por quién? ] que tales funciones se realizarían mejor mediante secuencias de instrucciones más simples si esto pudiera generar implementaciones lo suficientemente pequeñas como para dejar espacio para muchos registros, reduciendo la cantidad de accesos lentos a la memoria. En estos diseños simples, la mayoría de las instrucciones tienen una longitud uniforme y una estructura similar, las operaciones aritméticas están restringidas a los registros de la CPU y solo las instrucciones de carga y almacenamiento separadas acceden a la memoria. Estas propiedades permiten un mejor equilibrio de las etapas de la canalización que antes, lo que hace que las canalizaciones RISC sean significativamente más eficientes y permiten frecuencias de reloj más altas .
Otro impulso más de RISC y otros diseños provino de mediciones prácticas en programas del mundo real. Andrew Tanenbaum resumió muchos de ellos y demostró que los procesadores a menudo tenían elementos inmediatos de gran tamaño. Por ejemplo, demostró que el 98% de todas las constantes de un programa cabrían en 13 bits , aunque muchos diseños de CPU dedicaban 16 o 32 bits para almacenarlas. Esto sugiere que, para reducir el número de accesos a la memoria, una máquina de longitud fija podría almacenar constantes en bits no utilizados de la propia palabra de instrucción, de modo que estén listas inmediatamente cuando la CPU las necesite (muy parecido al direccionamiento inmediato en un diseño convencional). . Esto requirió códigos de operación pequeños para dejar espacio para una constante de tamaño razonable en una palabra de instrucción de 32 bits.
Dado que muchos programas del mundo real pasan la mayor parte de su tiempo ejecutando operaciones simples, algunos investigadores decidieron centrarse en hacer esas operaciones lo más rápido posible. La velocidad de reloj de una CPU está limitada por el tiempo que lleva ejecutar la suboperación más lenta de cualquier instrucción; disminuir ese tiempo de ciclo a menudo acelera la ejecución de otras instrucciones. [42] El enfoque en "instrucciones reducidas" llevó a que la máquina resultante se llamara "computadora con conjunto de instrucciones reducido" (RISC). El objetivo era hacer que las instrucciones fueran tan simples que pudieran canalizarse fácilmente para lograr un rendimiento de reloj único en altas frecuencias .
Más tarde, se observó que una de las características más significativas de los procesadores RISC era que solo se podía acceder a la memoria externa mediante una instrucción de carga o almacenamiento . Todas las demás instrucciones se limitaron a los registros internos. Esto simplificó muchos aspectos del diseño del procesador: permitir que las instrucciones tuvieran una longitud fija, simplificar las canalizaciones y aislar la lógica para lidiar con el retraso en completar un acceso a la memoria (pérdida de caché, etc.) a solo dos instrucciones. Esto llevó a que los diseños RISC se denominaran arquitecturas de almacenamiento de carga . [43]
Algunas CPU se han diseñado específicamente para tener un conjunto muy pequeño de instrucciones, pero estos diseños son muy diferentes de los diseños RISC clásicos, por lo que se les han dado otros nombres, como computadora con conjunto mínimo de instrucciones (MISC) o arquitectura activada por transporte (TTA).
Las arquitecturas RISC tradicionalmente han tenido poco éxito en los mercados de PC de escritorio y servidores básicos, donde las plataformas basadas en x86 siguen siendo la arquitectura de procesador dominante. Sin embargo, esto puede cambiar, ya que se están desarrollando procesadores basados en ARM para sistemas de mayor rendimiento. [44] Fabricantes como Cavium , AMD y Qualcomm han lanzado procesadores de servidor basados en la arquitectura ARM. [45] [46] ARM se asoció además con Cray en 2017 para producir una supercomputadora basada en ARM. [47] En el escritorio, Microsoft anunció que planeaba admitir la versión para PC de Windows 10 en dispositivos basados en Qualcomm Snapdragon en 2017 como parte de su asociación con Qualcomm. Estos dispositivos admitirán aplicaciones de Windows compiladas para x86 de 32 bits a través de un emulador de procesador x86 que traduce código x86 de 32 bits a código ARM64 . [48] [49] Apple anunció que realizará la transición de sus computadoras de escritorio y portátiles Mac de procesadores Intel a SoC basados en ARM64 desarrollados internamente llamados Apple Silicon ; Las primeras computadoras de este tipo, que utilizan el procesador Apple M1 , se lanzaron en noviembre de 2020. [50] Las Mac con silicio de Apple pueden ejecutar archivos binarios x86-64 con Rosetta 2 , un traductor de x86-64 a ARM64. [51]
Sin embargo, fuera del ámbito de las computadoras de escritorio, la arquitectura ARM RISC se usa ampliamente en teléfonos inteligentes, tabletas y muchas formas de dispositivos integrados. Si bien los primeros diseños RISC diferían significativamente de los diseños CISC contemporáneos, en el año 2000 las CPU de mayor rendimiento de la línea RISC eran casi indistinguibles de las CPU de mayor rendimiento de la línea CISC. [52] [53] [54]
Las arquitecturas RISC ahora se utilizan en una variedad de plataformas, desde teléfonos inteligentes y tabletas hasta algunas de las supercomputadoras más rápidas del mundo, como Fugaku , la más rápida en la lista TOP500 en noviembre de 2020 [actualizar], y Summit , Sierra y Sunway TaihuLight , las tres siguientes. en esa lista. [55]
A principios del siglo XXI, la mayoría de los sistemas móviles y de gama baja dependían de arquitecturas RISC. [56] Los ejemplos incluyen:
Las arquitecturas RISC se han vuelto populares en procesadores de código abierto y microprocesadores de software porque son relativamente simples de implementar, lo que las hace adecuadas para implementaciones y prototipos de FPGA , por ejemplo. Ejemplos incluyen:
En 2022 , Steve Furber , John L. Hennessy , David A. Patterson y Sophie M. Wilson recibieron el premio Charles Stark Draper de la Academia Nacional de Ingeniería de los Estados Unidos por sus contribuciones a la invención, el desarrollo y la implementación de computadoras con conjuntos de instrucciones reducidos. (RISC) chips. [62] [63]
El objetivo principal no era reducir el número de instrucciones, sino la complejidad.
La línea entre RISC y CISC se ha vuelto más borrosa a lo largo de los años.
Apple ha anunciado oficialmente que cambiará de procesadores Intel a sus propios chips de la serie A basados en ARM en sus computadoras Mac.
Enésima republicación de CISC vs RISC (o qué es RISC, en realidad)