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Circuito integrado tridimensional

Un circuito integrado tridimensional ( 3D IC ) es un circuito integrado (IC) MOS (semiconductor de óxido metálico ) fabricado apilando hasta 16 o más IC e interconectándolos verticalmente utilizando, por ejemplo, vías a través de silicio (TSV). o conexiones Cu-Cu, de modo que se comporten como un solo dispositivo para lograr mejoras de rendimiento con menor potencia y menor espacio que los procesos bidimensionales convencionales. El 3D IC es uno de varios esquemas de integración 3D que explotan la dirección z para lograr beneficios de rendimiento eléctrico en microelectrónica y nanoelectrónica .

Los circuitos integrados 3D se pueden clasificar por su nivel de jerarquía de interconexión en el nivel global ( paquete ), intermedio (bond pad) y local ( transistor ). [1] En general, la integración 3D es un término amplio que incluye tecnologías como el empaquetado a nivel de oblea 3D (3DWLP); Integración basada en intercaladores 2,5D y 3D; Circuitos integrados apilados en 3D (3D-SIC); integración heterogénea 3D; e integración de sistemas 3D; [2] [3] así como verdaderos circuitos integrados 3D monolíticos

Organizaciones internacionales como el Jisso Technology Roadmap Committee (JIC) y la International Technology Roadmap for Semiconductors (ITRS) han trabajado para clasificar las diversas tecnologías de integración 3D para promover el establecimiento de estándares y hojas de ruta de integración 3D. [4] A partir de la década de 2010, los circuitos integrados 3D se utilizan ampliamente para la memoria flash NAND y en dispositivos móviles .

Tipos

Circuitos integrados 3D frente a envases 3D

El empaquetado 3D se refiere a esquemas de integración 3D que se basan en métodos de interconexión tradicionales, como la unión de cables y el chip invertido , para lograr el apilamiento vertical. El empaquetado 3D se puede dividir en sistema 3D en paquete (3D SiP) y paquete a nivel de oblea 3D (3D WLP). Los SiP 3D que han estado en la fabricación convencional durante algún tiempo y tienen una infraestructura bien establecida incluyen matrices de memoria apiladas interconectadas con uniones de cables y configuraciones de paquete en paquete (PoP) interconectadas con uniones de cables o tecnología de chip invertido. PoP se utiliza para integrar verticalmente tecnologías dispares. 3D WLP utiliza procesos a nivel de oblea, como capas de redistribución (RDL) y procesos de choque de oblea para formar interconexiones.

El intercalador 2.5D es un WLP 3D que interconecta troqueles uno al lado del otro en un intercalador de silicio, vidrio u orgánico utilizando vías de silicio (TSV) y un RDL. En todos los tipos de envases 3D, los chips del paquete se comunican mediante señales fuera del chip, como si estuvieran montados en paquetes separados en una placa de circuito impreso normal. El intercalador puede estar hecho de silicio y se conecta entre sí debajo de las matrices. Un diseño se puede dividir en varios troqueles y luego montarse en el intercalador con microprotuberancias. [5] [6] [7]

Los circuitos integrados 3D se pueden dividir en circuitos integrados apilados 3D (3D SIC), que se refieren a técnicas de empaquetado avanzadas [8] [9] [10] que apilan chips CI utilizando interconexiones TSV, y circuitos integrados 3D monolíticos, que utilizan procesos fabulosos para realizar interconexiones 3D en los niveles locales de la jerarquía de cableado en chip según lo establecido por el ITRS, esto da como resultado interconexiones verticales directas entre capas de dispositivos. Los primeros ejemplos de un enfoque monolítico se ven en los dispositivos 3D V-NAND de Samsung . [11]

A partir de la década de 2010, los paquetes de circuitos integrados 3D se utilizan ampliamente para la memoria flash NAND en dispositivos móviles . [12]

Muere un amo y mueren tres esclavos.

SiC 3D

El mercado de la electrónica digital requiere un chip de memoria semiconductor de mayor densidad para atender a los componentes de CPU lanzados recientemente , y se ha sugerido la técnica de apilamiento de matrices múltiples como solución a este problema. JEDEC reveló que la próxima tecnología DRAM incluye el plan de apilamiento de troqueles "3D SiC" en el "Server Memory Forum", del 1 al 2 de noviembre de 2011, Santa Clara, CA. En agosto de 2014, Samsung Electronics comenzó a producir módulos SDRAM  de 64 GB para servidores basados ​​en la memoria DDR4 (velocidad de datos doble 4) emergente utilizando tecnología de paquete 3D TSV. [13] Los estándares propuestos más nuevos para DRAM apilada 3D incluyen Wide I/O, Wide I/O 2, Hybrid Memory Cube y High Bandwidth Memory .

Circuitos integrados 3D monolíticos

Los verdaderos circuitos integrados 3D monolíticos se construyen en capas sobre una única oblea semiconductora , que luego se corta en cubos para formar circuitos integrados 3D. Solo hay un sustrato, por lo que no es necesario alinear, adelgazar, unir ni utilizar vías a través de silicio . En general, los circuitos integrados 3D monolíticos siguen siendo una tecnología en desarrollo y la mayoría considera que faltan varios años para su producción.

Las limitaciones de temperatura del proceso se pueden abordar dividiendo la fabricación del transistor en dos fases. Una fase de alta temperatura que se realiza antes de la transferencia de capas seguida de una transferencia de capas mediante corte de iones, también conocida como transferencia de capas, que se ha utilizado para producir obleas de silicio sobre aislante (SOI) durante las últimas dos décadas. Se pueden crear múltiples capas delgadas (escala de 10 a 100 nanómetros) de silicio prácticamente libre de defectos utilizando técnicas de unión y escisión a baja temperatura (<400 °C), y colocándolas encima de un circuito de transistor activo. Continúe finalizando los transistores mediante procesos de grabado y deposición. Esta tecnología monolítica de circuitos integrados 3D ha sido investigada en la Universidad de Stanford con una subvención patrocinada por DARPA . m CEA-Leti también desarrolló enfoques de circuitos integrados 3D monolíticos, llamados circuitos integrados 3D secuenciales. En 2014, el instituto de investigación francés presentó su CoolCube™, un flujo de proceso de baja temperatura que proporciona un verdadero camino hacia 3DVLSI. [14]

En la Universidad de Stanford, los investigadores diseñaron circuitos integrados 3D monolíticos utilizando estructuras de nanotubos de carbono (CNT) frente a silicio mediante procesos de transferencia de CNT a baja temperatura a escala de oblea que se pueden realizar a 120 °C. [15]

Tecnologías de fabricación para SiC 3D

Existen varios métodos para el diseño de circuitos integrados en 3D, incluidos los métodos de recristalización y unión de obleas. Hay dos tipos principales de unión de obleas, conexiones Cu-Cu (conexiones de cobre a cobre entre circuitos integrados apilados, utilizadas en TSV) [16] [17] y vía de silicio (TSV). Los circuitos integrados 3D con TSV pueden utilizar microgolpes de soldadura, pequeñas bolas de soldadura, como interfaz entre dos matrices individuales en un circuito integrado 3D. [18] A partir de 2014, se lanzaron varios productos de memoria, como la memoria de alto ancho de banda (HBM) y el cubo de memoria híbrido , que implementan el apilamiento de circuitos integrados 3D con TSV. Se están implementando y explorando varios enfoques clave de apilamiento. Estos incluyen matriz a matriz, matriz a oblea y oblea a oblea.

Morir a morir
Los componentes electrónicos se construyen sobre matrices múltiples, que luego se alinean y unen. El adelgazamiento y la creación de TSV se pueden realizar antes o después de la unión. Una ventaja del troquel a troquel es que cada componente del troquel se puede probar primero, de modo que un troquel defectuoso no arruine una pila completa. [19] Además, cada dado en el IC 3D se puede agrupar de antemano, de modo que se puedan mezclar y combinar para optimizar el consumo de energía y el rendimiento (por ejemplo, combinar varios dados de la esquina del proceso de bajo consumo de energía para una aplicación móvil).
Troquel a oblea
Los componentes electrónicos están construidos sobre dos obleas semiconductoras. Se corta una oblea; los dados singulares se alinean y se unen a los sitios de troquel de la segunda oblea. Al igual que en el método oblea sobre oblea, el adelgazamiento y la creación de TSV se realizan antes o después de la unión. Se pueden agregar dados adicionales a las pilas antes de cortar en cubitos. [20]
Oblea a oblea
Los componentes electrónicos se construyen sobre dos o más obleas semiconductoras , que luego se alinean, se unen y se cortan en circuitos integrados 3D. Cada oblea se puede adelgazar antes o después de la unión. Las conexiones verticales se construyen en las obleas antes de unirlas o se crean en la pila después de la unión. Estas " vías a través del silicio " (TSV) pasan a través del sustrato o sustratos de silicio entre capas activas y/o entre una capa activa y una almohadilla de unión externa. La unión de oblea a oblea puede reducir los rendimientos, ya que si uno cualquiera de los N chips en un CI 3D está defectuoso, todo el CI 3D estará defectuoso. Además, las obleas deben ser del mismo tamaño, pero muchos materiales exóticos (por ejemplo, III-V) se fabrican en obleas mucho más pequeñas que la lógica CMOS o la DRAM (normalmente 300 mm), lo que complica la integración heterogénea.

Beneficios

Si bien los procesos de escalado CMOS tradicionales mejoran la velocidad de propagación de la señal, el escalado a partir de las tecnologías actuales de fabricación y diseño de chips se está volviendo más difícil y costoso, en parte debido a las limitaciones de densidad de potencia y en parte porque las interconexiones no se vuelven más rápidas mientras que los transistores sí lo hacen. [21] Los circuitos integrados 3D abordan el desafío de escalamiento apilando troqueles 2D y conectándolos en la tercera dimensión. Esto promete acelerar la comunicación entre chips en capas, en comparación con el diseño plano. [22] Los circuitos integrados 3D prometen muchos beneficios importantes, entre ellos:

Huella
Más funcionalidad cabe en un espacio pequeño. Esto amplía la ley de Moore y permite una nueva generación de dispositivos pequeños pero potentes.
Costo
Dividir un chip grande en varios troqueles más pequeños con apilamiento 3D puede mejorar el rendimiento y reducir el costo de fabricación si los troqueles individuales se prueban por separado. [23] [24]
Integración heterogénea
Las capas de circuitos se pueden construir con diferentes procesos, o incluso en diferentes tipos de obleas. Esto significa que los componentes se pueden optimizar en un grado mucho mayor que si se construyeran juntos en una sola oblea. Además, se podrían combinar componentes con fabricación incompatible en un único circuito integrado 3D. [25] [3]
Interconexión más corta
La longitud media del cable se reduce. Las cifras comunes reportadas por los investigadores son del orden del 10% al 15%, pero esta reducción se aplica principalmente a interconexiones más largas, lo que puede afectar el retraso del circuito en mayor medida. Dado que los cables 3D tienen una capacitancia mucho mayor que los cables internos convencionales, el retardo del circuito puede mejorar o no.
Fuerza
Mantener una señal en el chip puede reducir su consumo de energía entre 10 y 100 veces. [26] Los cables más cortos también reducen el consumo de energía al producir menos capacitancia parásita . [27] La ​​reducción del presupuesto de energía conduce a una menor generación de calor, una mayor duración de la batería y un menor costo de operación.
Diseño
La dimensión vertical añade un nivel superior de conectividad y ofrece nuevas posibilidades de diseño. [3]
Seguridad del circuito
La integración 3D puede lograr seguridad a través de la oscuridad ; la estructura apilada complica los intentos de realizar ingeniería inversa en los circuitos. Los circuitos sensibles también pueden dividirse entre las capas de tal manera que oscurezcan la función de cada capa. [28] Además, la integración 3D permite integrar características dedicadas similares a las de un monitor de sistema en capas separadas. [3] El objetivo aquí es implementar algún tipo de firewall de hardware para cualquier componente/chip básico que deba ser monitoreado en tiempo de ejecución, buscando proteger todo el sistema electrónico contra ataques en tiempo de ejecución, así como modificaciones maliciosas de hardware.
Banda ancha
La integración 3D permite una gran cantidad de vías verticales entre las capas. Esto permite la construcción de buses de ancho de banda amplio entre bloques funcionales en diferentes capas. Un ejemplo típico sería una pila 3D de procesador+memoria, con la memoria caché apilada encima del procesador. Esta disposición permite un bus mucho más amplio que los típicos 128 o 256 bits entre la caché y el procesador. [29] Los buses anchos a su vez alivian el problema del muro de memoria . [30]

Desafíos

Debido a que esta tecnología es nueva, conlleva nuevos desafíos, que incluyen:

Costo
Si bien el costo es un beneficio en comparación con el escalamiento, también se ha identificado como un desafío para la comercialización de circuitos integrados 3D en aplicaciones de consumo convencionales. Sin embargo, se está trabajando para abordar esto. Aunque la tecnología 3D es nueva y bastante compleja, el costo del proceso de fabricación es sorprendentemente sencillo cuando se desglosa en las actividades que conforman todo el proceso. Al analizar la combinación de actividades que se encuentran en la base, se pueden identificar los generadores de costos. Una vez que se identifican los generadores de costos, resulta menos complicado determinar de dónde proviene la mayor parte del costo y, lo que es más importante, dónde tiene el potencial de reducirse. [31]
Producir
Cada paso adicional de fabricación añade un riesgo de defectos. Para que los circuitos integrados 3D sean comercialmente viables, se pueden reparar o tolerar los defectos, o se puede mejorar la densidad de los defectos. [32] [33]
Calor
Se debe disipar el calor que se acumula dentro de la chimenea. Este es un problema inevitable ya que la proximidad eléctrica se correlaciona con la proximidad térmica. Los puntos térmicos específicos deben gestionarse con más cuidado.
Complejidad del diseño
Aprovechar al máximo la integración 3D requiere técnicas de diseño sofisticadas y nuevas herramientas CAD . [34]
Gastos generales introducidos por TSV
Los TSV son grandes en comparación con las puertas y los planos de planta de impacto . En el nodo tecnológico de 45 nm, la huella de área de un TSV de 10 μm x 10 μm es comparable a la de unas 50 puertas. [35] Además, la capacidad de fabricación exige plataformas de aterrizaje y zonas de exclusión que aumentan aún más la huella del área de TSV. Dependiendo de las opciones tecnológicas, los TSV bloquean algún subconjunto de recursos de diseño. [35] Los TSV Via-first se fabrican antes de la metalización, por lo que ocupan la capa del dispositivo y generan obstáculos en su colocación. Los TSV Via-Last se fabrican después de la metalización y pasan a través del chip. Por lo tanto, ocupan tanto el dispositivo como las capas metálicas, lo que genera obstáculos de colocación y recorrido. Si bien generalmente se espera que el uso de TSV reduzca la longitud del cable, esto depende de la cantidad de TSV y sus características. [35] Además, la granularidad de la partición entre matrices afecta la longitud del cable. Por lo general, disminuye para granularidades moderadas (bloques con 20 a 100 módulos) y gruesas (partición a nivel de bloque), pero aumenta para granularidades finas (partición a nivel de puerta). [35]
Pruebas
Para lograr un alto rendimiento general y reducir costos, es esencial realizar pruebas separadas de matrices independientes. [33] [36] Sin embargo, la estrecha integración entre capas activas adyacentes en circuitos integrados 3D implica una cantidad significativa de interconexión entre diferentes secciones del mismo módulo de circuito que se dividieron en diferentes matrices. Aparte de la enorme sobrecarga que suponen los TSV necesarios, las secciones de dicho módulo, por ejemplo un multiplicador, no pueden probarse de forma independiente mediante técnicas convencionales. Esto se aplica particularmente a rutas críticas de tiempo dispuestas en 3D.
Falta de estándares
Existen pocos estándares para el diseño, fabricación y empaquetado de circuitos integrados 3D basados ​​en TSV, aunque este problema se está abordando. [37] [38] Además, se están explorando muchas opciones de integración, como vía-último, vía-primero, vía-medio; [39] intercaladores [40] o unión directa; etc.
Cadena de suministro de integración heterogénea
En sistemas heterogéneamente integrados, el retraso de una pieza de uno de los diferentes proveedores de piezas retrasa la entrega de todo el producto y, por tanto, retrasa los ingresos de cada uno de los proveedores de piezas de circuitos integrados 3D.
Falta de propiedad claramente definida
No está claro quién debería ser el propietario de la integración, el embalaje y el montaje del circuito integrado 3D. Podrían ser casas de ensamblaje como ASE o los fabricantes de equipos originales (OEM) de productos .

Estilos de diseño

Dependiendo de la granularidad de la partición, se pueden distinguir diferentes estilos de diseño. La integración a nivel de puerta enfrenta múltiples desafíos y actualmente parece menos práctica que la integración a nivel de bloque. [41]

Integración a nivel de puerta
Este estilo divide celdas estándar entre múltiples matrices. Promete reducción de la longitud del cable y gran flexibilidad. Sin embargo, la reducción de la longitud del cable puede verse socavada a menos que se conserven módulos de cierto tamaño mínimo. Por otro lado, sus efectos adversos incluyen la enorme cantidad de TSV necesarios para las interconexiones. Este estilo de diseño requiere herramientas de ubicación y ruta 3D , que aún no están disponibles. Además, dividir un bloque de diseño en varios troqueles implica que no se puede probar completamente antes de apilarlo. Después del apilamiento de matrices (prueba posterior a la adhesión), una sola matriz fallida puede inutilizar varias matrices en buen estado, lo que socava el rendimiento. Este estilo también amplifica el impacto de la variación del proceso , especialmente la variación entre matrices. De hecho, un diseño 3D puede producir peores resultados que el mismo circuito diseñado en 2D, contrariamente a la promesa original de integración de circuitos integrados 3D. [42] Además, este estilo de diseño requiere rediseñar la propiedad intelectual disponible, ya que los bloques de propiedad intelectual y las herramientas EDA existentes no prevén la integración 3D.
Integración a nivel de bloque
Este estilo asigna bloques de diseño completos a troqueles separados. Los bloques de diseño abarcan la mayor parte de la conectividad de la lista de redes y están vinculados por una pequeña cantidad de interconexiones globales. Por lo tanto, la integración a nivel de bloque promete reducir la sobrecarga de TSV. Los sistemas 3D sofisticados que combinan matrices heterogéneas requieren procesos de fabricación distintos en diferentes nodos tecnológicos para una lógica aleatoria rápida y de bajo consumo, varios tipos de memoria, circuitos analógicos y de RF, etc. Por lo tanto, la integración a nivel de bloque, que permite procesos de fabricación separados y optimizados, parece crucial para la integración 3D. Además, este estilo podría facilitar la transición del diseño 2D actual al diseño de circuitos integrados 3D. Básicamente, las herramientas 3D sólo son necesarias para la partición y el análisis térmico. [43] Se diseñarán troqueles separados utilizando herramientas 2D (adaptadas) y bloques 2D. Esto se debe a la amplia disponibilidad de bloques de IP fiables. Es más conveniente utilizar bloques de IP 2D disponibles y colocar los TSV obligatorios en el espacio desocupado entre los bloques en lugar de rediseñar los bloques de IP e incrustar TSV. [41] Las estructuras de diseño para la capacidad de prueba son un componente clave de los bloques IP y, por lo tanto, pueden usarse para facilitar las pruebas de circuitos integrados 3D. Además, las rutas críticas pueden integrarse en su mayoría dentro de bloques 2D, lo que limita el impacto de TSV y la variación entre matrices en el rendimiento de fabricación. Por último, el diseño de chips moderno a menudo requiere cambios de ingeniería de última hora . Restringir el impacto de tales cambios a matrices individuales es esencial para limitar los costos.

Historia

Varios años después de que Mohamed Atalla propusiera por primera vez el chip de circuito integrado MOS (MOS IC) en Bell Labs en 1960, [44] los investigadores de Texas Instruments , Robert W. Haisty, Rowland E, propusieron el concepto de un circuito integrado MOS tridimensional. Johnson y Edward W. Mehal en 1964. [45] En 1969, el concepto de un chip de memoria de circuito integrado MOS tridimensional fue propuesto por los investigadores de NEC Katsuhiro Onoda, Ryo Igarashi, Toshio Wada, Sho Nakanuma y Toru Tsujide. [46]

Arm ha fabricado un chip de prueba de lógica 3D de alta densidad [47] e Intel , con su paquete de chip de lógica 3D Foveros, planea enviar CPU que lo utilicen. [48]

Manifestaciones (1983-2012)

Japón (1983-2005)

Los circuitos integrados 3D se demostraron con éxito por primera vez en el Japón de la década de 1980 , donde la investigación y el desarrollo (I+D) de circuitos integrados 3D se iniciaron en 1981 con el "Proyecto de I+D de elementos de circuitos tridimensionales" de la Asociación de Investigación y Desarrollo para futuros (nuevos) dispositivos electrónicos. [49] Inicialmente se investigaron dos formas de diseño de circuitos integrados 3D: la recristalización y la unión de obleas , y las primeras demostraciones exitosas utilizaron la recristalización. [17] En octubre de 1983, un equipo de investigación de Fujitsu que incluía a S. Kawamura, Nobuo Sasaki y T. Iwai fabricaron con éxito un circuito integrado tridimensional complementario de semiconductores de óxido de metal (CMOS), utilizando recristalización con rayo láser. Consistía en una estructura en la que un tipo de transistor se fabrica directamente encima de un transistor del tipo opuesto, con puertas separadas y un aislante en el medio. Se utilizó una doble capa de nitruro de silicio y película de vidrio fosfosilicato (PSG) como capa aislante intermedia entre los dispositivos superior e inferior. Esto proporcionó la base para realizar un dispositivo 3D multicapa compuesto de transistores apilados verticalmente, con puertas separadas y una capa aislante en el medio. [50] En diciembre de 1983, el mismo equipo de investigación de Fujitsu fabricó un circuito integrado 3D con una estructura CMOS de silicio sobre aislante (SOI). [51] Al año siguiente, fabricaron una matriz de puertas 3D con una estructura dual SOI/CMOS apilada verticalmente mediante recristalización de haz. [52]

En 1986, los investigadores de Mitsubishi Electric, Yoichi Akasaka y Tadashi Nishimura, expusieron los conceptos básicos y las tecnologías propuestas para los circuitos integrados 3D. [53] [54] Al año siguiente, un equipo de investigación de Mitsubishi que incluía a Nishimura, Akasaka y el graduado de la Universidad de Osaka, Yasuo Inoue, fabricó un procesador de señal de imagen (ISP) en un circuito integrado 3D, con una serie de fotosensores y convertidores CMOS A-a-D. , unidades aritméticas lógicas (ALU) y registros de desplazamiento dispuestos en una estructura de tres capas. [55] En 1989, un equipo de investigación de NEC dirigido por Yoshihiro Hayashi fabricó un circuito integrado 3D con una estructura de cuatro capas utilizando cristalización con rayo láser. [56] [53] En 1990, un equipo de investigación de Matsushita que incluía a K. Yamazaki, Y. Itoh y A. Wada fabricaron un procesador de señal de imagen paralelo en un IC 3D de cuatro capas, con capas SOI ( silicio sobre aislante ) formadas. mediante recristalización láser, y las cuatro capas formadas por sensor óptico , detector de nivel, memoria y ALU. [57]

La forma más común de diseño de circuitos integrados 3D es la unión de obleas. [17] La ​​unión de obleas se denominó inicialmente "IC acumulativamente unido" (CUBIC), que comenzó a desarrollarse en 1981 con el "Proyecto de I+D de elementos de circuito tridimensional" en Japón y fue completado en 1990 por el equipo de investigación NEC de Yoshihiro Hayashi, quien demostró un método donde se unen acumulativamente varios dispositivos de película delgada , lo que permitiría una gran cantidad de capas de dispositivos. Propusieron la fabricación de dispositivos separados en obleas separadas, la reducción del grosor de las obleas, proporcionando cables delanteros y traseros y conectando los troqueles adelgazados entre sí. Utilizaron la tecnología CUBIC para fabricar y probar un dispositivo de dos capas activas de arriba a abajo, con una capa inferior de FET NMOS de Si a granel y una capa superior de FET NMOS adelgazada, y propusieron la tecnología CUBIC que podría fabricar circuitos integrados 3D con más de tres capas activas. [53] [49] [58]

Los primeros chips apilados de circuitos integrados 3D fabricados con un proceso de vía de silicio (TSV) se inventaron en la década de 1980 en Japón. Hitachi presentó una patente japonesa en 1983, seguida por Fujitsu en 1984. En 1986, una patente japonesa presentada por Fujitsu describía una estructura de chips apilados que utilizaba TSV. [49] En 1989, Mitsumasa Koyonagi de la Universidad de Tohoku fue pionero en la técnica de unión de oblea a oblea con TSV, que utilizó para fabricar un chip LSI 3D en 1989. [49] [59] [60] En 1999, la Asociación de Tecnologías Electrónicas Súper Avanzadas (ASET) en Japón comenzó a financiar el desarrollo de chips IC 3D utilizando tecnología TSV, denominado proyecto "I+D en tecnología de integración de sistemas electrónicos de alta densidad". [49] [61] El término "vía a través del silicio" (TSV) fue acuñado por los investigadores de Tru-Si Technologies Sergey Savastiouk, O. Siniaguine y E. Korczynski, quienes propusieron un método TSV para un empaque 3D a nivel de oblea ( WLP) solución en 2000. [62]

El Grupo Koyanagi de la Universidad de Tohoku , dirigido por Mitsumasa Koyanagi, utilizó la tecnología TSV para fabricar un chip de memoria de tres capas en 2000, un chip de retina artificial de tres capas en 2001, un microprocesador de tres capas en 2002 y una memoria de diez capas. chip en 2005. [59] El mismo año, un equipo de investigación de la Universidad de Stanford formado por Kaustav Banerjee, Shukri J. Souri, Pawan Kapur y Krishna C. Saraswat presentó un novedoso diseño de chip 3D que explota la dimensión vertical para aliviar los problemas relacionados con la interconexión. y facilita la integración heterogénea de tecnologías para realizar un diseño de sistema en un chip (SoC). [63] [64]

En 2001, un equipo de investigación de Toshiba que incluía a T. Imoto, M. Matsui y C. Takubo desarrolló un proceso de unión de obleas "System Block Module" para fabricar paquetes de circuitos integrados 3D. [53] [65]

Europa (1988-2005)

Fraunhofer y Siemens comenzaron a investigar sobre la integración de circuitos integrados 3D en 1987. [49] En 1988, fabricaron dispositivos 3D CMOS IC basados ​​en la recristalización de polisilicio. [66] En 1997, el método entre chips vía (ICV) fue desarrollado por un equipo de investigación de Fraunhofer-Siemens que incluía a Peter Ramm, Manfred Engelhardt, Werner Pamler, Christof Landesberger y Armin Klumpp. [67] Fue el primer proceso industrial de circuitos integrados 3D, basado en obleas fabulosas CMOS de Siemens. Una variación de ese proceso TSV se denominó más tarde tecnología TSV-SLID (interdifusión sólido-líquido). [68] Era un enfoque para el diseño de circuitos integrados en 3D basado en la unión de obleas a baja temperatura y la integración vertical de dispositivos de circuitos integrados utilizando vías entre chips, que patentaron.

Ramm pasó a desarrollar consorcios industriales y académicos para la producción de tecnologías de integración 3D relevantes. En el proyecto cooperativo VIC financiado por Alemania entre Siemens y Fraunhofer, demostraron un proceso industrial completo de apilamiento de circuitos integrados en 3D (1993-1996). Con sus colegas de Siemens y Fraunhofer, Ramm publicó resultados que muestran los detalles de procesos clave como la metalización 3D [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, First International Dielectrics for VLSI/ULSI Interconnection Metallization Conference – DUMIC, Santa Clara, CA, 20-22 de febrero de 1995] y en ECTC 1995 presentaron las primeras Investigaciones sobre memoria apilada en procesadores. [69]

A principios de la década de 2000, un equipo de investigadores de Fraunhofer e Infineon Munich investigó tecnologías 3D TSV con especial atención en el apilamiento de matriz a sustrato dentro del proyecto EUREKA alemán/austriaco VSI e inició los proyectos de integración europeos e-CUBES, como el primer proyecto 3D europeo. plataforma tecnológica y e-BRAINS con ao, Infineon, Siemens, EPFL, IMEC y Tyndall, donde se fabricaron y evaluaron demostradores heterogéneos de sistemas integrados 3D. Un objetivo particular del proyecto e-BRAINS fue el desarrollo de novedosos procesos de baja temperatura para sistemas de sensores integrados 3D altamente fiables. [70]

Estados Unidos (1999-2012)

La unión de oblea de cobre a cobre, también llamada conexiones Cu-Cu o unión de oblea Cu-Cu, fue desarrollada en el MIT por un equipo de investigación formado por Andy Fan, Adnan-ur Rahman y Rafael Reif en 1999. [17] [71] Reif y Fan investigaron más a fondo la unión de obleas de Cu-Cu con otros investigadores del MIT, incluidos Kuan-Neng Chen, Shamik Das, Chuan Seng Tan y Nisha Checka, durante 2001-2002. [17] En 2003, DARPA y el Centro de Microelectrónica de Carolina del Norte (MCNC) comenzaron a financiar I+D en tecnología de circuitos integrados 3D. [49]

En 2004, Tezzaron Semiconductor [72] construyó dispositivos 3D funcionales a partir de seis diseños diferentes. [73] Los chips se construyeron en dos capas con TSV de tungsteno "vía-primero" para la interconexión vertical. Se apilaron dos obleas una frente a otra y se unieron mediante un proceso de cobre. La oblea superior se adelgazó y luego la pila de dos oblea se cortó en trozos. El primer chip probado fue un registro de memoria simple, pero el más notable del conjunto fue un procesador/pila de memoria 8051 [74] que exhibió una velocidad mucho mayor y un menor consumo de energía que un conjunto 2D análogo.

En 2004, Intel presentó una versión 3D de la CPU Pentium 4 . [75] El chip se fabricó con dos matrices mediante apilamiento cara a cara, lo que permitió una estructura de vía densa. Los TSV traseros se utilizan para E/S y fuente de alimentación. Para el plano 3D, los diseñadores organizaron manualmente bloques funcionales en cada matriz con el objetivo de reducir la energía y mejorar el rendimiento. La división de bloques grandes y de alta potencia y una cuidadosa reorganización permitieron limitar los puntos calientes térmicos. El diseño 3D proporciona una mejora de rendimiento del 15 % (debido a la eliminación de etapas de tubería) y un ahorro de energía del 15 % (debido a la eliminación de repetidores y cableado reducido) en comparación con el Pentium 4 2D.

El chip de investigación Teraflops presentado en 2007 por Intel es un diseño experimental de 80 núcleos con memoria apilada. Debido a la gran demanda de ancho de banda de memoria, un enfoque de E/S tradicional consumiría de 10 a 25 W. [36] Para mejorar eso, los diseñadores de Intel implementaron un bus de memoria basado en TSV. Cada núcleo está conectado a un mosaico de memoria en la matriz SRAM con un enlace que proporciona un ancho de banda de 12 GB/s, lo que da como resultado un ancho de banda total de 1 TB/s con un consumo de solo 2,2 W.

En 2008, el profesor Eby Friedman y sus estudiantes presentaron una implementación académica de un procesador 3D en la Universidad de Rochester . El chip funciona a 1,4 GHz y fue diseñado para un procesamiento vertical optimizado entre los chips apilados, lo que proporciona al procesador capacidades 3D que el chip tradicional de una capa no podría alcanzar. [76] Un desafío en la fabricación del chip tridimensional fue hacer que todas las capas funcionaran en armonía sin ningún obstáculo que pudiera interferir con una información que viaja de una capa a otra. [77]

En ISSCC 2012, se presentaron y demostraron dos diseños multinúcleo basados ​​en 3D-IC que utilizan el proceso de 130 nm de GlobalFoundries y la tecnología FaStack de Tezzaron:

Circuitos integrados 3D comerciales (2004-presente)

La consola de juegos portátil PlayStation Portable (PSP) de Sony , lanzada en 2004, es el primer producto comercial que utiliza un IC 3D, un chip de memoria eDRAM fabricado por Toshiba en un sistema en paquete 3D .

El primer uso comercial conocido de un chip IC 3D fue en la consola de juegos portátil PlayStation Portable (PSP) de Sony , lanzada en 2004. El hardware de la PSP incluye memoria eDRAM ( DRAM integrada ) fabricada por Toshiba en un chip de sistema en paquete 3D. con dos troqueles apilados verticalmente. [12] Toshiba lo llamó "DRAM semiintegrada" en ese momento, antes de llamarlo solución " chip-on-chip " (CoC) apilada. [12] [80]

En abril de 2007, Toshiba comercializó un circuito integrado 3D de ocho capas, el chip de memoria flash NAND integrado THGAM de 16 GB , que se fabricó con ocho chips flash NAND de 2 GB apilados. [81] En septiembre de 2007, Hynix introdujo la tecnología IC 3D de 24 capas, con un chip de memoria flash de 16 GB que se fabricó con 24 chips flash NAND apilados mediante un proceso de unión de oblea. [82] Toshiba también usó un IC 3D de ocho capas para su chip flash THGBM de 32 GB en 2008. [83] En 2010, Toshiba usó un IC 3D de 16 capas para su chip flash THGBM2 de 128 GB, que se fabricó con 16 circuitos integrados apilados. Fichas de 8 GB. [84] En la década de 2010, los circuitos integrados 3D adquirieron un uso comercial generalizado en forma de paquetes de múltiples chips y soluciones de paquete en paquete para memoria flash NAND en dispositivos móviles . [12]       

Elpida Memory desarrolló el primer chip DRAM de 8 GB (apilado con cuatro matrices SDRAM DDR3 ) en septiembre de 2009 y lo lanzó en junio de 2011. [85] TSMC anunció planes para la producción de circuitos integrados 3D con tecnología TSV en enero de 2010. [85] En 2011 , SK Hynix introdujo 16 GB DDR3 SDRAM ( clase de 40 nm ) utilizando tecnología TSV, [86] Samsung Electronics presentó 32 GB DDR3 ( clase de 30 nm ) apilados en 3D basados ​​en TSV en septiembre, y luego Samsung y Micron Technology anunciaron sistemas basados ​​en TSV. Tecnología Hybrid Memory Cube (HMC) en octubre. [85]       

Corte una tarjeta gráfica que utiliza memoria de alto ancho de banda (HBM), basada en tecnología 3D IC a través de silicio (TSV).

La memoria de alto ancho de banda (HBM), desarrollada por Samsung, AMD y SK Hynix, utiliza chips apilados y TSV. El primer chip de memoria HBM fue fabricado por SK Hynix en 2013. [86] En enero de 2016, Samsung Electronics anunció la producción en masa temprana de HBM2 , con hasta 8 GB por pila. [87] [88]

En 2017, Samsung Electronics combinó el apilamiento de IC 3D con su tecnología 3D  V-NAND (basada en la tecnología flash de trampa de carga ), fabricando su  chip de memoria flash KLUFG8R1EM de 512 GB con ocho chips V-NAND de 64 capas apilados. [89] En 2019, Samsung produjo un chip flash de 1 TB con 16 matrices V-NAND apiladas. [90] [91] A partir de 2018, Intel está considerando el uso de circuitos integrados 3D para mejorar el rendimiento. [92] A partir de 2022 , los chips NAND de 232 capas, es decir, dispositivos de memoria, son fabricados por Micron, [93] que anteriormente, en abril de 2019, fabricaba chips de 96 capas; y Toshiba fabricó dispositivos de 96 capas en 2018. 

En 2022, AMD ha presentado los procesadores Zen 4 , y algunos procesadores Zen 4 tienen caché 3D incluida.

Ver también

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Referencias

Otras lecturas

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