x86 (también conocido como 80x86 [2] o la familia 8086 [3] ) es una familia de arquitecturas de conjuntos de instrucciones de computadora con conjunto de instrucciones complejas (CISC) [a] desarrolladas inicialmente por Intel basadas en el microprocesador Intel 8086 y su variante 8088 . El 8086 se introdujo en 1978 como una extensión completa de 16 bits del microprocesador Intel 8080 de 8 bits , con la segmentación de la memoria como solución para direccionar más memoria de la que puede cubrir una dirección simple de 16 bits. El término "x86" surgió porque los nombres de varios sucesores del procesador Intel 8086 terminan en "86", incluidos los procesadores 80186 , 80286 , 80386 y 80486 . Coloquialmente, sus nombres eran "186", "286", "386" y "486".
El término no es sinónimo de compatibilidad con PC IBM , ya que implica una multitud de otros equipos informáticos . Los sistemas integrados y las computadoras de uso general usaban chips x86 antes de que comenzara el mercado de PC compatibles , [b] algunos de ellos antes del debut de IBM PC (1981).
A junio de 2022 [actualizar], la mayoría de las computadoras de escritorio y portátiles vendidas se basan en la familia de arquitectura x86, [4] mientras que las categorías móviles como teléfonos inteligentes o tabletas están dominadas por ARM . En la gama alta, x86 continúa dominando los segmentos de estaciones de trabajo con uso intensivo de computación y computación en la nube . [5] La supercomputadora más rápida en la lista TOP500 de junio de 2022 fue el primer sistema exaescala, Frontier , [6] construido con CPU AMD Epyc basadas en x86 ISA; rompió la barrera de 1 exaFLOPS en mayo de 2022. [7]
En la década de 1980 y principios de la de 1990, cuando 8088 y 80286 todavía eran de uso común, el término x86 generalmente representaba cualquier CPU compatible con 8086. Hoy en día, sin embargo, x86 suele implicar una compatibilidad binaria también con el conjunto de instrucciones de 32 bits del 80386. Esto se debe a que este conjunto de instrucciones se ha convertido en una especie de mínimo común denominador para muchos sistemas operativos modernos y probablemente también a que el El término se volvió común después de la introducción del 80386 en 1985.
Unos años después de la introducción de 8086 y 8088, Intel agregó cierta complejidad a su esquema de nombres y terminología, ya que el "iAPX" del ambicioso pero desafortunado procesador Intel iAPX 432 se probó en la familia de chips 8086 más exitosa . c] aplicado como una especie de prefijo a nivel de sistema. Un sistema 8086, que incluye coprocesadores como 8087 y 8089 , y chips de sistema específicos de Intel más simples, [d] se describió como un sistema iAPX 86. [8] [e] También había términos iRMX (para sistemas operativos), iSBC (para computadoras de placa única) e iSBX (para placas multimódulo basadas en la arquitectura 8086), todos juntos bajo el título Microsistema 80 . [9] [10] Sin embargo, este esquema de nomenclatura fue bastante temporal y duró algunos años a principios de la década de 1980. [F]
Aunque el 8086 se desarrolló principalmente para sistemas integrados y pequeñas computadoras multiusuario o de un solo usuario, en gran parte como respuesta al exitoso Zilog Z80 compatible con 8080 , [11] la línea x86 pronto creció en características y potencia de procesamiento. Hoy en día, x86 es omnipresente en computadoras personales tanto estacionarias como portátiles, y también se usa en computadoras de rango medio , estaciones de trabajo , servidores y la mayoría de los nuevos grupos de supercomputadoras de la lista TOP500 . Una gran cantidad de software , incluida una gran lista de sistemas operativos x86 , utilizan hardware basado en x86.
Sin embargo, el x86 moderno es relativamente poco común en sistemas integrados , y las aplicaciones pequeñas de bajo consumo (que utilizan baterías diminutas) y los mercados de microprocesadores de bajo costo, como electrodomésticos y juguetes, carecen de una presencia significativa de x86. [g] Las arquitecturas simples basadas en 8 y 16 bits son comunes aquí, así como arquitecturas RISC más simples como RISC-V , aunque VIA C7 , VIA Nano , Geode de AMD , Athlon Neo e Intel Atom compatibles con x86 son ejemplos. de diseños de 32 y 64 bits utilizados en algunos segmentos de relativamente bajo consumo y bajo costo.
Ha habido varios intentos, incluido Intel, de poner fin al dominio del mercado de la "poco elegante" arquitectura x86 diseñada directamente a partir de los primeros microprocesadores simples de 8 bits. Ejemplos de esto son el iAPX 432 (un proyecto originalmente llamado Intel 8800 [12] ), el Intel 960 , el Intel 860 y la arquitectura Intel/Hewlett-Packard Itanium . Sin embargo, el refinamiento continuo de las microarquitecturas , los circuitos y la fabricación de semiconductores x86 dificultaría la sustitución de x86 en muchos segmentos. La extensión de 64 bits de x86 de AMD (a la que Intel finalmente respondió con un diseño compatible) [13] y la escalabilidad de los chips x86 en forma de modernas CPU multinúcleo, están subrayando a x86 como un ejemplo de cómo el refinamiento continuo de la industria establecida Los estándares pueden resistir la competencia de arquitecturas completamente nuevas. [14]
La siguiente tabla enumera los modelos de procesador y las series de modelos que implementan varias arquitecturas en la familia x86, en orden cronológico. Cada línea de productos se caracteriza por diseños de microarquitectura de procesador significativamente mejorados o comercialmente exitosos.
En distintos momentos, empresas como IBM , VIA , NEC , [h] AMD , TI , STM , Fujitsu , OKI , Siemens , Cyrix , Intersil , C&T , NexGen , UMC y DM&P comenzaron a diseñar o fabricar [i] procesadores x86. (CPU) destinados a ordenadores personales y sistemas integrados. Otras empresas que diseñaron o fabricaron procesadores x86 o x87 incluyen ITT Corporation , National Semiconductor , ULSI System Technology y Weitek .
Estas implementaciones x86 rara vez eran copias simples, sino que a menudo empleaban diferentes microarquitecturas internas y diferentes soluciones a nivel electrónico y físico. Naturalmente, los primeros microprocesadores compatibles eran de 16 bits, mientras que los diseños de 32 bits se desarrollaron mucho más tarde. En el mercado de las computadoras personales , comenzaron a aparecer cantidades reales alrededor de 1990 con procesadores compatibles i386 e i486 , a menudo con nombres similares a los chips originales de Intel.
Después del i486 completamente desarrollado , en 1993 Intel introdujo la marca Pentium (que, a diferencia de los números, podría ser una marca registrada ) para su nuevo conjunto de diseños x86 superescalares . Con el esquema de nombres x86 ahora legalmente aprobado, otros proveedores de x86 tuvieron que elegir nombres diferentes para sus productos compatibles con x86, e inicialmente algunos optaron por continuar con variaciones del esquema de numeración: IBM se asoció con Cyrix para producir el 5x86 y luego el muy eficiente Líneas 6x86 (M1) y 6x86 MX ( MII ) de diseños Cyrix, que fueron los primeros microprocesadores x86 que implementaron el cambio de nombre de registros para permitir la ejecución especulativa .
Mientras tanto, AMD diseñó y fabricó el avanzado pero retrasado 5k86 ( K5 ), que, internamente, se basaba estrechamente en el diseño anterior RISC de 29K de AMD ; Similar al Nx586 de NexGen , utilizó una estrategia tal que etapas de canalización dedicadas decodifican instrucciones x86 en microoperaciones uniformes y fáciles de manejar , un método que ha seguido siendo la base para la mayoría de los diseños x86 hasta el día de hoy.
Algunas de las primeras versiones de estos microprocesadores tenían problemas de disipación de calor. El 6x86 también se vio afectado por algunos problemas menores de compatibilidad, el Nx586 carecía de una unidad de punto flotante (FPU) y (la entonces crucial) compatibilidad de pines, mientras que el K5 tuvo un rendimiento algo decepcionante cuando (finalmente) se presentó.
El desconocimiento de los clientes sobre las alternativas a la serie Pentium contribuyó aún más a que estos diseños fueran comparativamente fallidos, a pesar de que el K5 tenía muy buena compatibilidad con Pentium y el 6x86 era significativamente más rápido que el Pentium en código entero. [j] Más tarde, AMD logró convertirse en un serio competidor con el conjunto de procesadores K6 , que dio paso a los muy exitosos Athlon y Opteron .
También hubo otros contendientes, como Centaur Technology (anteriormente IDT ), Rise Technology y Transmeta . Los procesadores C3 y C7 energéticamente eficientes de VIA Technologies , que fueron diseñados por la empresa Centaur , se vendieron durante muchos años después de su lanzamiento en 2005. El diseño de Centaur de 2008, el VIA Nano , fue su primer procesador con ejecución superescalar y especulativa . Se introdujo aproximadamente al mismo tiempo (en 2008) que Intel presentó el Intel Atom , su primer procesador "en orden" después del P5 Pentium .
Se han agregado muchas adiciones y extensiones al conjunto de instrucciones x86 original a lo largo de los años, casi de manera consistente con total compatibilidad con versiones anteriores . [k] La familia de arquitectura ha sido implementada en procesadores de Intel, Cyrix , AMD , VIA Technologies y muchas otras empresas; también hay implementaciones abiertas, como la plataforma Zet SoC (actualmente inactiva). [17] Sin embargo, de ellos, sólo Intel, AMD, VIA Technologies y DM&P Electronics poseen licencias arquitectónicas x86, y de estos, sólo los dos primeros producen activamente diseños modernos de 64 bits, lo que lleva a lo que se ha llamado un "duopolio". de Intel y AMD en procesadores x86.
Sin embargo, en 2014, la empresa china Zhaoxin , con sede en Shanghai, una empresa conjunta entre una empresa china y VIA Technologies, comenzó a diseñar procesadores x86 basados en VIA para computadoras de escritorio y portátiles. El lanzamiento de su nueva familia "7" [18] de procesadores x86 (por ejemplo, KX-7000), que no son tan rápidos como los chips AMD o Intel pero siguen siendo de última generación, [19] se había planeado para 2021; Sin embargo, en marzo de 2022 la liberación no se había producido. [20]
La arquitectura del conjunto de instrucciones se ha ampliado dos veces a un tamaño de palabra mayor . En 1985, Intel lanzó el 80386 de 32 bits (más tarde conocido como i386) que reemplazó gradualmente a los primeros chips de 16 bits en las computadoras (aunque normalmente no en los sistemas integrados ) durante los años siguientes; Este modelo de programación extendido se denominó originalmente arquitectura i386 (como su primera implementación), pero Intel luego lo denominó IA-32 al presentar su arquitectura IA-64 (no relacionada) .
En 1999-2003, AMD amplió esta arquitectura de 32 bits a 64 bits y se refirió a ella como x86-64 en sus primeros documentos y posteriormente como AMD64 . Intel pronto adoptó las extensiones arquitectónicas de AMD con el nombre IA-32e, luego usó el nombre EM64T y finalmente usó Intel 64. Microsoft y Sun Microsystems / Oracle también usan el término "x64", mientras que muchas distribuciones de Linux y BSD también usan el término "amd64". " término. Microsoft Windows, por ejemplo, designa sus versiones de 32 bits como "x86" y las de 64 bits como "x64", mientras que los archivos de instalación de las versiones de Windows de 64 bits deben colocarse en un directorio llamado "AMD64". [21]
En 2023, Intel propuso un cambio importante en la arquitectura denominada x86-S (donde S significa "simplificación"), cuyo objetivo es eliminar la compatibilidad con modos e instrucciones de ejecución heredados. Un procesador que implementara esta propuesta comenzaría la ejecución directamente en modo largo y solo admitiría sistemas operativos de 64 bits. El código de 32 bits solo sería compatible con aplicaciones de usuario que se ejecuten en el anillo 3 y utilizaría la misma segmentación simplificada que el modo largo. [22] [23]
La arquitectura x86 es una longitud de instrucción variable, principalmente diseño " CISC " con énfasis en la compatibilidad con versiones anteriores . Sin embargo, el conjunto de instrucciones no es el típico CISC, sino básicamente una versión extendida de las arquitecturas simples de ocho bits 8008 y 8080 . El direccionamiento de bytes está habilitado y las palabras se almacenan en la memoria con orden de bytes little-endian . Se permite el acceso a la memoria a direcciones no alineadas para casi todas las instrucciones. El tamaño nativo más grande para aritmética de enteros y direcciones de memoria (o desplazamientos ) es 16, 32 o 64 bits dependiendo de la generación de la arquitectura (los procesadores más nuevos también incluyen soporte directo para enteros más pequeños). Se pueden manejar múltiples valores escalares simultáneamente a través de la unidad SIMD presente en generaciones posteriores, como se describe a continuación. [l] Las compensaciones de direccionamiento inmediato y los datos inmediatos se pueden expresar como cantidades de 8 bits para los casos o contextos que ocurren con frecuencia donde un rango −128..127 es suficiente. Por lo tanto, las instrucciones típicas tienen una longitud de 2 o 3 bytes (aunque algunas son mucho más largas y otras de un solo byte).
Para conservar aún más el espacio de codificación, la mayoría de los registros se expresan en códigos de operación utilizando tres o cuatro bits, este último mediante un prefijo de código de operación en modo de 64 bits, mientras que como máximo un operando de una instrucción puede ser una ubicación de memoria. [m] Sin embargo, este operando de memoria también puede ser el destino (o una fuente y destino combinados), mientras que el otro operando, la fuente, puede ser de registro o inmediato. Entre otros factores, esto contribuye a un tamaño de código que rivaliza con las máquinas de ocho bits y permite un uso eficiente de la memoria caché de instrucciones. El número relativamente pequeño de registros generales (también heredado de sus ancestros de 8 bits) ha hecho que el direccionamiento relativo a registros (usando pequeños desplazamientos inmediatos) sea un método importante para acceder a operandos, especialmente en la pila. Por lo tanto, se ha invertido mucho trabajo en hacer que dichos accesos sean tan rápidos como los accesos a registros, es decir, un rendimiento de instrucción de un ciclo, en la mayoría de las circunstancias en las que los datos a los que se accede están disponibles en la memoria caché de nivel superior.
Para el 8086 original se desarrolló un procesador de punto flotante dedicado con registros internos de 80 bits, el 8087 . Este microprocesador se desarrolló posteriormente hasta convertirse en el 80387 extendido , y los procesadores posteriores incorporaron una versión compatible con versiones anteriores de esta funcionalidad en el mismo microprocesador que el procesador principal. Además de esto, los diseños x86 modernos también contienen una unidad SIMD (consulte SSE a continuación) donde las instrucciones pueden funcionar en paralelo en (una o dos) palabras de 128 bits, cada una de las cuales contiene dos o cuatro números de punto flotante (cada uno de 64 o 32 bits de ancho respectivamente), o alternativamente, 2, 4, 8 o 16 números enteros (cada uno de 64, 32, 16 u 8 bits de ancho respectivamente).
La presencia de registros SIMD amplios significa que los procesadores x86 existentes pueden cargar o almacenar hasta 128 bits de datos de memoria en una sola instrucción y también realizar operaciones bit a bit (aunque no aritmética de enteros [n] ) en cantidades completas de 128 bits en paralelo. Los procesadores Sandy Bridge de Intel agregaron las instrucciones Advanced Vector Extensions (AVX), ampliando los registros SIMD a 256 bits. Las instrucciones Intel Initial Many Core implementadas por los procesadores Knights Corner Xeon Phi y las instrucciones AVX-512 implementadas por los procesadores Knights Landing Xeon Phi y por los procesadores Skylake-X utilizan registros SIMD de 512 bits de ancho.
Durante la ejecución , los procesadores x86 actuales emplean algunos pasos de decodificación adicionales para dividir la mayoría de las instrucciones en partes más pequeñas llamadas microoperaciones. Luego se entregan a una unidad de control que los almacena en buffer y los programa de acuerdo con la semántica x86 para que puedan ser ejecutados, parcialmente en paralelo, por una de varias unidades de ejecución (más o menos especializadas) . Por lo tanto, estos diseños x86 modernos son canalizados , superescalares y también capaces de ejecución especulativa y fuera de orden (mediante predicción de rama , cambio de nombre de registros y predicción de dependencia de memoria ), lo que significa que pueden ejecutar múltiples instrucciones x86 (parciales o completas) simultáneamente, y no necesariamente en el mismo orden que se indica en el flujo de instrucciones. [24] Algunas CPU Intel ( Xeon Foster MP , algunas Pentium 4 y algunos Nehalem y procesadores Intel Core posteriores ) y CPU AMD (a partir de Zen ) también son capaces de realizar subprocesos múltiples simultáneos con dos subprocesos por núcleo ( Xeon Phi tiene cuatro subprocesos por núcleo). centro). Algunas CPU Intel admiten memoria transaccional ( TSX ).
Cuando se introdujo, a mediados de la década de 1990, este método a veces se denominó "núcleo RISC" o "traducción RISC", en parte por razones de marketing, pero también porque estas microoperaciones comparten algunas propiedades con ciertos tipos de instrucciones RISC. Sin embargo, el microcódigo tradicional (utilizado desde la década de 1950) también comparte inherentemente muchas de las mismas propiedades; El nuevo método se diferencia principalmente en que la traducción a microoperaciones ahora se produce de forma asincrónica. No tener que sincronizar las unidades de ejecución con los pasos de decodificación abre posibilidades para un mayor análisis del flujo de código (almacenado en el buffer) y, por lo tanto, permite la detección de operaciones que se pueden realizar en paralelo, alimentando simultáneamente a más de una unidad de ejecución.
Los últimos procesadores también hacen lo contrario cuando corresponde; combinan ciertas secuencias x86 (como una comparación seguida de un salto condicional) en una microoperación más compleja que se ajusta mejor al modelo de ejecución y, por lo tanto, puede ejecutarse más rápido o con menos recursos de la máquina involucrados.
Otra forma de intentar mejorar el rendimiento es almacenar en caché las microoperaciones decodificadas, de modo que el procesador pueda acceder directamente a las microoperaciones decodificadas desde una caché especial, en lugar de decodificarlas nuevamente. Intel siguió este enfoque con la función Execution Trace Cache en su microarquitectura NetBurst (para procesadores Pentium 4) y más tarde en Decoded Stream Buffer (para procesadores de la marca Core desde Sandy Bridge). [25]
Transmeta utilizó un método completamente diferente en sus CPU compatibles con Crusoe x86. Utilizaron traducción justo a tiempo para convertir instrucciones x86 al conjunto de instrucciones VLIW nativo de la CPU . Transmeta argumentó que su enfoque permite diseños más eficientes desde el punto de vista energético, ya que la CPU puede prescindir del complicado paso de decodificación de las implementaciones x86 más tradicionales.
Los modos de direccionamiento para modos de procesador de 16 bits se pueden resumir mediante la fórmula: [26] [27]
Los modos de direccionamiento para modos de procesador x86 de 32 bits [28] se pueden resumir mediante la fórmula: [29]
Los modos de direccionamiento para el modo de procesador de 64 bits se pueden resumir mediante la fórmula: [29]
El direccionamiento relativo de instrucciones en código de 64 bits (RIP + desplazamiento, donde RIP es el registro de puntero de instrucción ) simplifica la implementación de código independiente de la posición (como se usa en bibliotecas compartidas en algunos sistemas operativos). [30]
El 8086 tenía64 KB de ocho bits (o alternativamente32 K palabras de espacio de E/S de 16 bits y unPila de 64 KB (un segmento) en memoria soportada por el hardware de la computadora . Sólo se pueden enviar palabras (dos bytes) a la pila. La pila crece hacia direcciones numéricamente más bajas, con SS:SP apuntando al elemento enviado más recientemente. Hay 256 interrupciones , que pueden ser invocadas tanto por hardware como por software. Las interrupciones pueden caer en cascada, utilizando la pila para almacenar la dirección de retorno .
Los Intel 8086 y 8088 originales tienen catorce registros de 16 bits . Cuatro de ellos (AX, BX, CX, DX) son registros de propósito general (GPR), aunque cada uno puede tener un propósito adicional; por ejemplo, sólo CX se puede utilizar como contador con la instrucción de bucle. Se puede acceder a cada uno como dos bytes separados (por lo tanto, se puede acceder al byte alto de BX como BH y al byte bajo como BL). Dos registros de puntero tienen funciones especiales: SP (puntero de pila) apunta a la "parte superior" de la pila , y BP (puntero base) se utiliza a menudo para señalar algún otro lugar de la pila, normalmente encima de las variables locales (ver puntero de marco ). Los registros SI, DI, BX y BP son registros de direcciones y también pueden usarse para indexación de matrices.
Uno de los cuatro posibles 'registros de segmento' (CS, DS, SS y ES) se utiliza para formar una dirección de memoria. En el 8086/8088/80186/80188 original, cada dirección se construía a partir de un registro de segmento y uno de los registros de propósito general. Por ejemplo, ds:si es la notación para una dirección formada como [16 * ds + si] para permitir direccionamiento de 20 bits en lugar de 16 bits, aunque esto cambió en procesadores posteriores. En aquel momento sólo se admitían determinadas combinaciones.
El registro FLAGS contiene indicadores como el indicador de acarreo , el indicador de desbordamiento y el indicador cero . Finalmente, el puntero de instrucción (IP) apunta a la siguiente instrucción que se recuperará de la memoria y luego se ejecutará; Un programa no puede acceder directamente a este registro (ni leerlo ni escribirlo). [31]
Los Intel 80186 y 80188 son esencialmente una CPU 8086 o 8088 mejorada, respectivamente, con periféricos en el chip agregados, y tienen los mismos registros de CPU que el 8086 y el 8088 (además de los registros de interfaz para los periféricos).
Los 8086, 8088, 80186 y 80188 pueden utilizar un coprocesador de punto flotante opcional, el 8087 . El 8087 aparece ante el programador como parte de la CPU y agrega ocho registros de 80 bits de ancho, st(0) a st(7), cada uno de los cuales puede contener datos numéricos en uno de siete formatos: 32, 64 o Punto flotante de 80 bits, entero (binario) de 16, 32 o 64 bits y entero decimal empaquetado de 80 bits. [10] : S-6, S-13..S-15 También tiene su propio registro de estado de 16 bits accesible a través de la instrucción fstsw , y es común simplemente usar algunos de sus bits para bifurcar copiándolos en el BANDERAS normales. [32]
En Intel 80286 , para admitir el modo protegido , tres registros especiales contienen direcciones de tabla de descriptores (GDTR, LDTR, IDTR ) y un cuarto registro de tareas (TR) se utiliza para el cambio de tareas. El 80287 es el coprocesador de punto flotante del 80286 y tiene los mismos registros que el 8087 con los mismos formatos de datos.
Con la llegada del procesador 80386 de 32 bits , los registros de propósito general de 16 bits, los registros base, los registros de índice, el puntero de instrucción y el registro FLAGS , pero no los registros de segmento, se ampliaron a 32 bits. La nomenclatura representaba esto anteponiendo una " E " (para "extendido") a los nombres de los registros en lenguaje ensamblador x86 . Así, el registro AX corresponde a los 16 bits inferiores del nuevo registro EAX de 32 bits, SI corresponde a los 16 bits inferiores de ESI, y así sucesivamente. Los registros de propósito general, los registros base y los registros de índice se pueden usar como base en los modos de direccionamiento, y todos esos registros, excepto el puntero de pila, se pueden usar como índice en los modos de direccionamiento.
Se agregaron dos nuevos registros de segmentos (FS y GS). Con un mayor número de registros, instrucciones y operandos se amplió el formato del código máquina . Para proporcionar compatibilidad con versiones anteriores, los segmentos con código ejecutable se pueden marcar para indicar que contienen instrucciones de 16 o 32 bits. Los prefijos especiales permiten la inclusión de instrucciones de 32 bits en un segmento de 16 bits o viceversa.
El 80386 tenía un coprocesador de punto flotante opcional, el 80387 ; tenía ocho registros de 80 bits de ancho: st(0) a st(7), [33] como el 8087 y el 80287. El 80386 también podía usar un coprocesador 80287. [34] Con el 80486 y todos los modelos x86 posteriores, la unidad de procesamiento de punto flotante (FPU) está integrada en el chip.
El Pentium MMX agregó ocho registros vectoriales enteros MMX de 64 bits (MM0 a MM7, que comparten bits inferiores con la pila FPU de 80 bits de ancho). [35] Con el Pentium III , Intel agregó un registro de control/estado (MXCSR) de Streaming SIMD Extensions (SSE) de 32 bits y ocho registros de punto flotante SSE de 128 bits (XMM0 a XMM7). [36]
Comenzando con el procesador AMD Opteron , la arquitectura x86 extendió los registros de 32 bits a registros de 64 bits de forma similar a cómo se llevó a cabo la extensión de 16 a 32 bits. Un prefijo R (para "registro") identifica los registros de 64 bits (RAX, RBX, RCX, RDX, RSI, RDI, RBP, RSP, RFLAGS, RIP) y ocho registros generales adicionales de 64 bits (R8-R15). ) también se introdujeron en la creación de x86-64 . Además, se agregaron ocho registros vectoriales SSE más (XMM8 – XMM15). Sin embargo, estas extensiones sólo se pueden utilizar en modo de 64 bits, que es uno de los dos modos que sólo están disponibles en modo largo . Los modos de direccionamiento no cambiaron drásticamente desde el modo de 32 bits, excepto que el direccionamiento se extendió a 64 bits, las direcciones virtuales ahora tienen signos extendidos a 64 bits (para no permitir bits de modo en direcciones virtuales) y otros detalles del selector se redujeron drásticamente. . Además, se agregó un modo de direccionamiento para permitir referencias de memoria relativas a RIP (el puntero de instrucción ), para facilitar la implementación del código independiente de la posición , utilizado en bibliotecas compartidas en algunos sistemas operativos.
Registros SIMD XMM0–XMM15 (XMM0–XMM31 cuando se admite AVX-512 ).
Registros SIMD YMM0–YMM15 (YMM0–YMM31 cuando se admite AVX-512 ). La mitad inferior de cada uno de los registros YMM se asigna al registro XMM correspondiente.
Registros SIMD ZMM0–ZMM31. La mitad inferior de cada uno de los registros ZMM se asigna al registro YMM correspondiente.
Los procesadores x86 que tienen un modo protegido , es decir, los procesadores 80286 y posteriores, también tienen tres registros de descriptores (GDTR, LDTR, IDTR ) y un registro de tareas (TR).
Los procesadores x86 de 32 bits (comenzando con el 80386) también incluyen varios registros especiales/varios, como registros de control (CR0 a 4, CR8 solo para 64 bits), registros de depuración (DR0 a 3, más 6 y 7), registros de prueba. (TR3 a 7; solo 80486) y registros específicos del modelo (MSR, que aparecen con el Pentium [o] ).
AVX-512 tiene ocho registros de máscara de 64 bits adicionales K0–K7 para seleccionar elementos en un registro vectorial. Dependiendo del registro vectorial y del ancho de los elementos, una instrucción determinada solo puede utilizar un subconjunto de bits del registro de máscara.
Aunque los registros principales (con la excepción del puntero de instrucción) son de "propósito general" en las versiones de 32 y 64 bits del conjunto de instrucciones y pueden usarse para cualquier cosa, originalmente se concibió que se usaran para siguientes propósitos:
Registros de segmento:
No se previeron propósitos particulares para los otros 8 registros disponibles sólo en modo de 64 bits.
Algunas instrucciones se compilan y ejecutan de manera más eficiente cuando se utilizan estos registros para el propósito diseñado. Por ejemplo, usar AL como acumulador y agregarle un valor de byte inmediato produce la adición eficiente al código de operación AL de 04h, mientras que el uso del registro BL produce la adición genérica y más larga al código de operación de registro de 80C3h. Otro ejemplo es la división y multiplicación de doble precisión que funciona específicamente con los registros AX y DX.
Los compiladores modernos se beneficiaron de la introducción del byte sib ( byte de base de índice de escala ) que permite que los registros se traten de manera uniforme ( similar a una minicomputadora ). Sin embargo, usar el byte sib universalmente no es óptimo, ya que produce codificaciones más largas que usarlo solo selectivamente cuando sea necesario. (El principal beneficio del byte sib es la ortogonalidad y los modos de direccionamiento más potentes que proporciona, que permiten guardar instrucciones y el uso de registros para cálculos de direcciones, como escalar un índice). Algunas instrucciones especiales perdieron prioridad en el diseño del hardware. y se volvió más lento que las secuencias de código pequeño equivalentes. Un ejemplo notable es la instrucción LODSW.
Nota: Los registros ?PL sólo están disponibles en modo de 64 bits.
Nota: Los registros ?IL sólo están disponibles en modo de 64 bits.
El modo de dirección real, [37] comúnmente llamado modo real, es un modo de funcionamiento de CPU compatibles con 8086 y posteriores x86 . El modo real se caracteriza por un espacio de direcciones de memoria segmentada de 20 bits (lo que significa que sólo se puede direccionar un poco más de 1 MiB de memoria [p] ), acceso directo del software al hardware periférico y ningún concepto de protección de memoria o multitarea en el hardware. nivel. Todas las CPU x86 de la serie 80286 y posteriores se inician en modo real al encenderse; Las CPU 80186 y anteriores tenían solo un modo operativo, lo que equivale al modo real en chips posteriores. (En la plataforma IBM PC, el acceso directo al software a las rutinas del BIOS de IBM solo está disponible en modo real, ya que el BIOS está escrito para el modo real. Sin embargo, esto no es una propiedad de la CPU x86 sino del diseño del BIOS de IBM).
Para utilizar más de 64 KB de memoria, se deben utilizar los registros de segmento. Esto creó grandes complicaciones para los implementadores del compilador que introdujeron modos de puntero extraños como "cerca", "lejos" y "enorme" para aprovechar la naturaleza implícita de la arquitectura segmentada en diferentes grados, con algunos punteros que contenían desplazamientos de 16 bits dentro de segmentos implícitos y otros. punteros que contienen direcciones de segmento y desplazamientos dentro de segmentos. Es técnicamente posible utilizar hasta 256 KB de memoria para código y datos, con hasta 64 KB para código, configurando los cuatro registros de segmento una vez y luego usando solo compensaciones de 16 bits (opcionalmente con prefijos de anulación de segmento predeterminados) para direccionar la memoria, pero esto impone restricciones sustanciales en la forma en que se pueden direccionar los datos y se pueden combinar los operandos de la memoria, y viola la intención arquitectónica de los diseñadores de Intel, que es que los elementos de datos separados (por ejemplo, matrices, estructuras, unidades de código) sean contenidos en segmentos separados y direccionados por sus propias direcciones de segmento, en nuevos programas que no son portados desde procesadores anteriores de 8 bits con espacios de direcciones de 16 bits.
El modo Unreal lo utilizan algunos sistemas operativos de 16 bits y algunos cargadores de arranque de 32 bits .
El modo de administración del sistema (SMM) solo lo utiliza el firmware del sistema ( BIOS / UEFI ), no los sistemas operativos ni el software de aplicaciones. El código SMM se ejecuta en SMRAM.
Además del modo real, Intel 80286 admite el modo protegido, lo que amplía la memoria física direccionable a 16 MB y la memoria virtual direccionable a 1 GB , y proporciona memoria protegida , lo que evita que los programas se corrompan entre sí. Esto se hace utilizando los registros de segmento solo para almacenar un índice en una tabla de descriptores que se almacena en la memoria. Hay dos tablas de este tipo, la tabla de descriptores globales (GDT) y la tabla de descriptores locales (LDT), cada una con hasta 8192 descriptores de segmento, cada segmento brinda acceso a 64 KB de memoria. En 80286, un descriptor de segmento proporciona una dirección base de 24 bits y esta dirección base se agrega a un desplazamiento de 16 bits para crear una dirección absoluta. La dirección base de la tabla cumple el mismo rol que cumple el valor literal del registro de segmento en modo real; los registros de segmento se han convertido de registros directos a registros indirectos. A cada segmento se le puede asignar uno de los cuatro niveles de timbre utilizados para la seguridad informática basada en hardware . Cada descriptor de segmento también contiene un campo de límite de segmento que especifica el desplazamiento máximo que se puede utilizar con el segmento. Debido a que los desplazamientos son de 16 bits, los segmentos todavía están limitados a 64 KB cada uno en el modo protegido 80286. [38]
Cada vez que se carga un registro de segmento en modo protegido, el 80286 debe leer un descriptor de segmento de 6 bytes de la memoria en un conjunto de registros internos ocultos. Por lo tanto, la carga de registros de segmentos es mucho más lenta en modo protegido que en modo real, y se debe evitar cambiar segmentos con mucha frecuencia. Las operaciones de memoria reales que utilizan segmentos en modo protegido no se ralentizan mucho porque el 80286 y posteriores tienen hardware para verificar el desplazamiento con respecto al límite del segmento en paralelo con la ejecución de instrucciones.
El Intel 80386 amplió las compensaciones y también el campo de límite de segmento en cada descriptor de segmento a 32 bits, lo que permite que un segmento abarque todo el espacio de memoria. También introdujo soporte en modo protegido para paginación , un mecanismo que permite utilizar memoria virtual paginada (con un tamaño de página de 4 KB). La paginación permite a la CPU asignar cualquier página del espacio de memoria virtual a cualquier página del espacio de memoria física. Para hacer esto, utiliza tablas de mapeo adicionales en la memoria llamadas tablas de páginas. El modo protegido en el 80386 puede funcionar con la paginación habilitada o deshabilitada; el mecanismo de segmentación siempre está activo y genera direcciones virtuales que luego son asignadas por el mecanismo de paginación si está habilitado. El mecanismo de segmentación también se puede desactivar eficazmente configurando todos los segmentos para que tengan una dirección base de 0 y un límite de tamaño igual a todo el espacio de direcciones; esto también requiere una tabla de descriptores de segmentos de tamaño mínimo de sólo cuatro descriptores (ya que no es necesario utilizar los segmentos FS y GS). [q]
La paginación se utiliza ampliamente en los sistemas operativos multitarea modernos. Linux , 386BSD y Windows NT se desarrollaron para el 386 porque era la primera CPU de arquitectura Intel que admitía paginación y compensaciones de segmentos de 32 bits. La arquitectura 386 se convirtió en la base de todo el desarrollo posterior de la serie x86.
Los procesadores x86 que admiten el modo protegido arrancan en modo real para lograr compatibilidad con la antigua clase de procesadores 8086. Al encenderse (también conocido como arranque ), el procesador se inicializa en modo real y luego comienza a ejecutar instrucciones. El código de inicio del sistema operativo, que puede almacenarse en una memoria de solo lectura , puede colocar el procesador en modo protegido para habilitar la paginación y otras funciones). no aplicar en modo protegido. Por el contrario, la aritmética de segmentos, una práctica común en el código en modo real, no está permitida en el modo protegido.
También existe un submodo de funcionamiento en modo protegido de 32 bits (también conocido como modo protegido 80386) llamado modo virtual 8086 , también conocido como modo V86 . Este es básicamente un modo operativo híbrido especial que permite que los programas y sistemas operativos en modo real se ejecuten mientras están bajo el control de un sistema operativo supervisor en modo protegido. Esto permite una gran flexibilidad al ejecutar simultáneamente programas en modo protegido y programas en modo real. Este modo está disponible exclusivamente para la versión de 32 bits del modo protegido; no existe en la versión de 16 bits del modo protegido ni en el modo largo.
A mediados de la década de 1990, era obvio que el espacio de direcciones de 32 bits de la arquitectura x86 estaba limitando su rendimiento en aplicaciones que requerían grandes conjuntos de datos. Un espacio de direcciones de 32 bits permitiría al procesador direccionar directamente sólo 4 GB de datos, un tamaño superado por aplicaciones como el procesamiento de vídeo y los motores de bases de datos . Al utilizar direcciones de 64 bits, es posible direccionar directamente 16 EiB de datos, aunque la mayoría de las arquitecturas de 64 bits no admiten el acceso al espacio completo de direcciones de 64 bits; por ejemplo, AMD64 admite sólo 48 bits de una dirección de 64 bits, divididos en cuatro niveles de paginación.
En 1999, AMD publicó una especificación (casi) completa para una extensión de 64 bits de la arquitectura x86 a la que llamaron x86-64 con supuestas intenciones de producirla. Ese diseño se utiliza actualmente en casi todos los procesadores x86, con algunas excepciones destinadas a sistemas integrados .
Los chips x86-64 producidos en masa para el mercado general estuvieron disponibles cuatro años después, en 2003, después de que se dedicó tiempo a probar y perfeccionar los prototipos funcionales; Casi al mismo tiempo, el nombre inicial x86-64 se cambió a AMD64 . El éxito de la línea de procesadores AMD64, junto con la tibia recepción de la arquitectura IA-64, obligó a Intel a lanzar su propia implementación del conjunto de instrucciones AMD64. Intel había implementado previamente soporte para AMD64 [39] pero optó por no habilitarlo con la esperanza de que AMD no lanzara AMD64 al mercado antes de que el nuevo conjunto de instrucciones IA-64 de Itanium fuera ampliamente adoptado. Calificó su implementación de AMD64 como EM64T y luego la rebautizó como Intel 64 .
En su literatura y nombres de versiones de productos, Microsoft y Sun se refieren a AMD64/Intel 64 colectivamente como x64 en los sistemas operativos Windows y Solaris . Las distribuciones de Linux se refieren a él como "x86-64", su variante "x86_64" o "amd64". Los sistemas BSD usan "amd64" mientras que macOS usa "x86_64".
El modo largo es principalmente una extensión del conjunto de instrucciones de 32 bits, pero a diferencia de la transición de 16 a 32 bits, muchas instrucciones se eliminaron en el modo de 64 bits. Esto no afecta la compatibilidad binaria real con versiones anteriores (que ejecutaría código heredado en otros modos que conservan el soporte para esas instrucciones), pero cambia la forma en que deben funcionar el ensamblador y los compiladores de código nuevo.
Esta fue la primera vez que un fabricante distinto de Intel inició y originó una extensión importante de la arquitectura x86. También fue la primera vez que Intel aceptó tecnología de esta naturaleza de una fuente externa.
Los primeros procesadores x86 podían ampliarse con hardware de punto flotante en forma de una serie de coprocesadores numéricos de punto flotante con nombres como 8087 , 80287 y 80387, abreviado x87. Esto también se conocía como NPX ( Numeric Processor eXtension ), un nombre apropiado ya que los coprocesadores, aunque se usaban principalmente para cálculos de punto flotante, también realizaban operaciones con números enteros en formatos binario y decimal. Con muy pocas excepciones, el 80486 y los procesadores x86 posteriores integraron esta funcionalidad x87 en el chip, lo que convirtió las instrucciones x87 en una parte integral de facto del conjunto de instrucciones x86.
Cada registro x87, conocido como ST(0) a ST(7), tiene 80 bits de ancho y almacena números en el formato de precisión extendida doble estándar de punto flotante IEEE . Estos registros están organizados como una pila con ST(0) como parte superior. Esto se hizo para conservar espacio en el código de operación y, por lo tanto, los registros son accesibles aleatoriamente sólo para cualquiera de los operandos en una instrucción de registro a registro; ST0 siempre debe ser uno de los dos operandos, ya sea el origen o el destino, independientemente de si el otro operando es ST(x) o un operando de memoria. Sin embargo, se puede obtener acceso aleatorio a los registros de la pila mediante una instrucción que intercambia cualquier ST(x) especificado por ST(0).
Las operaciones incluyen funciones aritméticas y trascendentales, incluidas funciones trigonométricas y exponenciales, e instrucciones que cargan constantes comunes (como 0; 1; e, la base del logaritmo natural; log2(10); y log10(2)) en uno de los registros de la pila. Si bien la capacidad de números enteros a menudo se pasa por alto, el x87 puede operar con números enteros más grandes con una sola instrucción que el 8086, 80286, 80386 o cualquier CPU x86 sin extensiones de 64 bits, y cálculos enteros repetidos incluso en valores pequeños (por ejemplo, 16 bits) se puede acelerar ejecutando instrucciones de números enteros en la CPU x86 y x87 en paralelo. (La CPU x86 sigue funcionando mientras el coprocesador x87 calcula, y el x87 envía una señal al x86 cuando finaliza o interrumpe el x86 si necesita atención debido a un error).
MMX es un conjunto de instrucciones SIMD diseñado por Intel e introducido en 1997 para el microprocesador Pentium MMX . [40] El conjunto de instrucciones MMX se desarrolló a partir de un concepto similar utilizado por primera vez en el Intel i860 . Es compatible con la mayoría de los procesadores IA-32 posteriores de Intel y otros proveedores. MMX se utiliza normalmente para el procesamiento de vídeo (en aplicaciones multimedia, por ejemplo). [41]
MMX agregó 8 nuevos registros a la arquitectura, conocidos como MM0 a MM7 (en adelante MMn ). En realidad, estos nuevos registros eran solo alias de los registros de pila de FPU x87 existentes. Por lo tanto, cualquier cosa que se hiciera en la pila de punto flotante también afectaría a los registros MMX. A diferencia de la pila FP, estos registros MMn eran fijos, no relativos, y por lo tanto eran accesibles aleatoriamente. El conjunto de instrucciones no adoptó la semántica de pila para que los sistemas operativos existentes aún pudieran guardar y restaurar correctamente el estado del registro al realizar múltiples tareas sin modificaciones. [40]
Cada uno de los registros MMn son números enteros de 64 bits. Sin embargo, uno de los conceptos principales del conjunto de instrucciones MMX es el concepto de tipos de datos empaquetados , lo que significa que en lugar de utilizar el registro completo para un único entero de 64 bits ( quadword ), se puede utilizar para contener dos enteros de 32 bits. ( palabra doble ), cuatro enteros de 16 bits ( palabra ) u ocho enteros de 8 bits ( byte ). Dado que los registros MMn de 64 bits de MMX tienen un alias con la pila de FPU y cada uno de los registros de punto flotante tiene 80 bits de ancho, los 16 bits superiores de los registros de punto flotante no se utilizan en MMX. Estos bits se establecen en todos unos mediante cualquier instrucción MMX, que corresponde a la representación de punto flotante de NaN o infinitos. [40]
En 1997, AMD presentó 3DNow!. [42] La introducción de esta tecnología coincidió con el auge de las aplicaciones de entretenimiento 3D y fue diseñada para mejorar el rendimiento del procesamiento vectorial de la CPU de aplicaciones con uso intensivo de gráficos. Los desarrolladores de videojuegos 3D y los proveedores de hardware de gráficos 3D utilizan 3DNow! para mejorar su rendimiento en las series de procesadores K6 y Athlon de AMD . [43]
¡3DAhora! fue diseñado para ser la evolución natural de MMX de números enteros a punto flotante. Como tal, utiliza exactamente la misma convención de nomenclatura de registros que MMX, es decir, de MM0 a MM7. [44] La única diferencia es que en lugar de empaquetar números enteros en estos registros, se empaquetan dos números de punto flotante de precisión simple en cada registro. La ventaja de asignar alias a los registros FPU es que las mismas instrucciones y estructuras de datos utilizadas para guardar el estado de los registros FPU también se pueden utilizar para guardar 3DNow. registrar estados. Por lo tanto, no es necesario realizar modificaciones especiales en los sistemas operativos que, de otro modo, no conocerían su existencia. [45]
En 1999, Intel introdujo el conjunto de instrucciones Streaming SIMD Extensions (SSE) , seguido en 2000 por SSE2. La primera adición permitió descargar operaciones básicas de punto flotante de la pila x87 y la segunda hizo que MMX quedara casi obsoleto y permitió que los compiladores convencionales dirigieran las instrucciones de manera realista. Introducido en 2004 junto con la revisión Prescott del procesador Pentium 4 , SSE3 agregó memoria específica e instrucciones de manejo de subprocesos para aumentar el rendimiento de la tecnología HyperThreading de Intel . AMD obtuvo la licencia del conjunto de instrucciones SSE3 e implementó la mayoría de las instrucciones SSE3 para su revisión E y procesadores Athlon 64 posteriores. El Athlon 64 no es compatible con HyperThreading y carece de las instrucciones SSE3 que se utilizan únicamente para HyperThreading. [46]
SSE descartó todas las conexiones heredadas a la pila de FPU. Esto también significó que este conjunto de instrucciones descartara todas las conexiones heredadas a generaciones anteriores de conjuntos de instrucciones SIMD como MMX. Pero liberó a los diseñadores, permitiéndoles utilizar registros más grandes, sin estar limitados por el tamaño de los registros FPU. Los diseñadores crearon ocho registros de 128 bits, denominados XMM0 a XMM7. (En AMD64 , el número de registros SSE XMM aumentó de 8 a 16). Sin embargo, la desventaja fue que los sistemas operativos debían conocer este nuevo conjunto de instrucciones para poder guardar los estados de sus registros. Entonces Intel creó una versión ligeramente modificada del modo protegido, llamada modo mejorado, que permite el uso de instrucciones SSE, mientras que permanecen deshabilitadas en el modo protegido normal. Un sistema operativo que reconoce SSE activará el modo mejorado, mientras que un sistema operativo que no lo reconoce solo ingresará al modo protegido tradicional.
SSE es un conjunto de instrucciones SIMD que funciona sólo con valores de punto flotante, como 3DNow!. Sin embargo, a diferencia de 3DNow! corta todas las conexiones heredadas a la pila FPU. Debido a que tiene registros más grandes que 3DNow!, SSE puede incluir el doble de flotadores de precisión simple en sus registros. El SSE original se limitaba únicamente a números de precisión simple, como 3DNow!. El SSE2 también introdujo la capacidad de empaquetar números de doble precisión , lo cual 3DNow! No tenía posibilidad de hacerlo ya que un número de doble precisión tiene un tamaño de 64 bits, que sería el tamaño completo de un solo 3DNow! Registro MMn. Con 128 bits, los registros SSE XMMn podrían empaquetar dos flotantes de doble precisión en un registro. Por lo tanto, SSE2 es mucho más adecuado para cálculos científicos que SSE1 o 3DNow!, que se limitaban a una sola precisión. SSE3 no introduce ningún registro adicional. [46]
Advanced Vector Extensions (AVX) duplicó el tamaño de los registros SSE a registros YMM de 256 bits. También introdujo el esquema de codificación VEX para acomodar registros más grandes, además de algunas instrucciones para permutar elementos. AVX2 no introdujo registros adicionales, pero se destacó por la adición de instrucciones de enmascaramiento, recopilación y reproducción aleatoria.
AVX-512 presenta otra expansión a 32 registros ZMM de 512 bits y un nuevo esquema EVEX. A diferencia de sus predecesores que presentaban una extensión monolítica, está dividido en muchos subconjuntos que modelos específicos de CPU pueden optar por implementar.
La Extensión de Dirección Física o PAE se añadió por primera vez en el Intel Pentium Pro , y posteriormente por AMD en los procesadores Athlon, [47] para permitir direccionar hasta 64 GB de RAM. Sin PAE, la RAM física en modo protegido de 32 bits suele estar limitada a 4 GB . PAE define una estructura de tabla de páginas diferente con entradas de tabla de páginas más amplias y un tercer nivel de tabla de páginas, lo que permite bits adicionales de dirección física. Aunque las implementaciones iniciales en procesadores de 32 bits teóricamente admitían hasta 64 GB de RAM, las limitaciones del chipset y otras plataformas a menudo restringían lo que realmente se podía utilizar. Los procesadores x86-64 definen estructuras de tablas de páginas que teóricamente permiten hasta 52 bits de dirección física, aunque nuevamente, el chipset y otras preocupaciones de la plataforma (como la cantidad de ranuras DIMM disponibles y la RAM máxima posible por DIMM) impiden una dirección física tan grande. espacio a realizar. En los procesadores x86-64, el modo PAE debe estar activo antes de cambiar al modo largo y debe permanecer activo mientras el modo largo esté activo, de modo que mientras esté en modo largo no haya un modo "no PAE". El modo PAE no afecta el ancho de las direcciones lineales o virtuales.
En la década de 2000, los límites de direccionamiento de memoria de los procesadores x86 de 32 bits eran un obstáculo para su uso en clústeres informáticos de alto rendimiento y potentes estaciones de trabajo de escritorio. El antiguo x86 de 32 bits competía con arquitecturas RISC de 64 bits mucho más avanzadas que podían ocuparse de mucha más memoria. Intel y todo el ecosistema x86 necesitaban direccionamiento de memoria de 64 bits para que x86 sobreviviera a la era de la informática de 64 bits, ya que las aplicaciones de software de estaciones de trabajo y de escritorio pronto comenzarían a alcanzar los límites del direccionamiento de memoria de 32 bits. Sin embargo, Intel consideró que era el momento adecuado para dar un paso audaz y utilizar la transición a las computadoras de escritorio de 64 bits para alejarse de la arquitectura x86 en general, un experimento que finalmente fracasó.
En 2001, Intel intentó introducir una arquitectura de 64 bits no x86 llamada IA-64 en su procesador Itanium , inicialmente apuntando al mercado de informática de alto rendimiento , con la esperanza de que eventualmente reemplazaría al x86 de 32 bits. [48] Si bien IA-64 era incompatible con x86, el procesador Itanium proporcionaba capacidades de emulación para traducir instrucciones x86 a IA-64, pero esto afectó tanto el rendimiento de los programas x86 que rara vez, o nunca, fue realmente útil para el Usuarios: los programadores deberían reescribir los programas x86 para la arquitectura IA-64 o su rendimiento en Itanium sería mucho peor que en un verdadero procesador x86. El mercado rechazó el procesador Itanium porque rompía la compatibilidad con versiones anteriores y prefirió seguir usando chips x86, y muy pocos programas fueron reescritos para IA-64.
AMD decidió tomar otro camino hacia el direccionamiento de memoria de 64 bits, asegurándose de que la compatibilidad con versiones anteriores no se viera afectada. En abril de 2003, AMD lanzó el primer procesador x86 con registros de propósito general de 64 bits, el Opteron , capaz de direccionar mucho más de 4 GB de memoria virtual utilizando la nueva extensión x86-64 (también conocida como AMD64 o x64). Las extensiones de 64 bits a la arquitectura x86 se habilitaron solo en el modo largo recientemente introducido , por lo tanto, las aplicaciones y sistemas operativos de 32 y 16 bits podrían simplemente continuar usando un procesador AMD64 en modos protegidos o de otro tipo, sin el más mínimo sacrificio de rendimiento [49] y con total compatibilidad con las instrucciones originales del Intel 8086 de 16 bits. [50] : 13–14 El mercado respondió positivamente, adoptando los procesadores AMD de 64 bits tanto para aplicaciones de alto rendimiento como para empresas o hogares. ordenadores.
Al ver que el mercado rechazaba el procesador Itanium incompatible y que Microsoft apoyaba AMD64, Intel tuvo que responder e introdujo su propio procesador x86-64, el Prescott Pentium 4, en julio de 2004. [51] Como resultado, el procesador Itanium con su IA-64 El conjunto de instrucciones rara vez se utiliza y x86, a través de su encarnación x86-64, sigue siendo la arquitectura de CPU dominante en computadoras no integradas.
x86-64 también introdujo el bit NX , que ofrece cierta protección contra errores de seguridad causados por desbordamientos del buffer .
Como resultado del aporte de 64 bits de AMD al linaje x86 y su posterior aceptación por parte de Intel, las arquitecturas RISC de 64 bits dejaron de ser una amenaza para el ecosistema x86 y casi desaparecieron del mercado de estaciones de trabajo. x86-64 comenzó a utilizarse en potentes supercomputadoras (en sus encarnaciones AMD Opteron e Intel Xeon ), un mercado que anteriormente era el hábitat natural para los diseños RISC de 64 bits (como los microprocesadores IBM Power o los procesadores SPARC ). El gran salto hacia la computación de 64 bits y el mantenimiento de la compatibilidad con versiones anteriores del software de 32 y 16 bits permitieron que la arquitectura x86 se convirtiera en una plataforma extremadamente flexible hoy en día, con chips x86 utilizados desde pequeños sistemas de bajo consumo (por ejemplo, Intel Quark e Intel Atom ) hasta rápidas computadoras de escritorio para juegos (por ejemplo, Intel Core i7 y AMD FX / Ryzen ), e incluso dominan grandes grupos de supercomputación , dejando efectivamente solo la arquitectura ARM de 32 bits y 64 bits RISC como competidor en el mercado de teléfonos inteligentes y tabletas .
Antes de 2005, los procesadores de arquitectura x86 no podían cumplir con los requisitos de Popek y Goldberg , una especificación para la virtualización creada en 1974 por Gerald J. Popek y Robert P. Goldberg . Sin embargo, los productos de hipervisor de virtualización x86, tanto propietarios como de código abierto , se desarrollaron utilizando virtualización basada en software . Los sistemas propietarios incluyen Hyper-V , Parallels Workstation , VMware ESX , VMware Workstation , VMware Workstation Player y Windows Virtual PC , mientras que los sistemas gratuitos y de código abierto incluyen QEMU , Kernel-based Virtual Machine , VirtualBox y Xen .
La introducción de los conjuntos de instrucciones AMD-V e Intel VT-x en 2005 permitió a los procesadores x86 cumplir con los requisitos de virtualización de Popek y Goldberg. [52]
APX (Advanced Performance Extensions) son extensiones para duplicar el número de registros de uso general de 16 a 32 y agregar nuevas funciones para mejorar el rendimiento de uso general. [53] [54] [55] [56] Estas extensiones han sido llamadas "generacionales" [57] y "la mayor adición x86 desde 64 bits". [58] Intel contribuyó con soporte APX para GNU Compiler Collection (GCC) 14. [59]
Según la especificación de la arquitectura, [60] las principales características de APX son:
Los GPR extendidos para instrucciones de propósito general están codificados usando el prefijo REX2 de 2 bytes , mientras que las nuevas instrucciones y operandos extendidos para instrucciones AVX / AVX2 / AVX-512 existentes están codificados con el prefijo EVEX extendido que tiene cuatro variantes utilizadas para diferentes grupos de instrucciones.
A pesar del dominio de x86 en el centro de datos, es difícil ignorar el ruido que los proveedores han estado haciendo en los últimos años en torno a arquitecturas que no son x86 como ARM...
"Una y otra vez, los arquitectos de procesadores han observado la poco elegante arquitectura x86 y han declarado que no se puede ampliar para dar cabida a las últimas innovaciones", afirmó Nathan Brookwood, analista principal de Insight 64.
Core2 puede realizar fusión de macrooperaciones solo en modo de 16 y 32 bits.
Core Nehalem también puede hacer esto en modo de 64 bits.
La forma FNSTSW AX de la instrucción se utiliza principalmente en bifurcaciones condicionales...
Se utiliza un índice de 2 bits que consta de bits PCD y PWT de la entrada de la tabla de páginas para seleccionar uno de los cuatro campos de registro PAT cuando PAE (extensiones de dirección de página) está habilitado o cuando el PDE no describe una página grande.
Una vez promocionado por Intel como un reemplazo para la línea de productos x86, las expectativas para Itanium se han reducido considerablemente.
Las Figuras 5, 6 y 7 también muestran la versión de 32 bits de WAS que ejecuta aplicaciones con un rendimiento de hardware nativo completo en las plataformas POWER y x86-64.
A diferencia de algunas arquitecturas de procesador de 64 bits, el hardware POWER y x86-64 no emula el modo de 32 bits.
Por lo tanto, las aplicaciones que no se benefician de las funciones de 64 bits pueden ejecutarse con pleno rendimiento en la versión de 32 bits de WebSphere que se ejecuta en las plataformas de 64 bits mencionadas anteriormente.
