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Xeon Phi

Xeon Phi [2] fue una serie de procesadores x86 de muchos núcleos diseñados y fabricados por Intel . Estaba pensado para su uso en supercomputadoras, servidores y estaciones de trabajo de alta gama. Su arquitectura permitía el uso de lenguajes de programación estándar e interfaces de programación de aplicaciones (API) como OpenMP . [3] [4]

Xeon Phi se lanzó en 2010. Dado que originalmente se basó en un diseño de GPU anterior ( con nombre en código "Larrabee" ) de Intel [5] que fue cancelado en 2009, [6] compartía áreas de aplicación con las GPU. La principal diferencia entre Xeon Phi y una GPGPU como Nvidia Tesla era que Xeon Phi, con un núcleo compatible con x86, podía, con menos modificaciones, ejecutar software que originalmente estaba destinado a una CPU x86 estándar.

Inicialmente en forma de tarjetas complementarias basadas en PCI Express , en junio de 2013 se anunció un producto de segunda generación, con nombre en código Knights Landing . [7] Estos chips de segunda generación podrían usarse como una CPU independiente, en lugar de simplemente como una tarjeta complementaria.

La supercomputadora Tianhe-2 utiliza procesadores Xeon Phi.

En junio de 2013, la supercomputadora Tianhe-2 en el Centro Nacional de Supercomputadoras en Guangzhou (NSCC-GZ) fue anunciada [8] como la supercomputadora más rápida del mundo (en junio de 2023 , es la número 10 [9] ). Utilizó coprocesadores Intel Xeon Phi y procesadores Ivy Bridge -EP Xeon E5 v2 para lograr 33,86 petaFLOPS. [10]

La línea de productos Xeon Phi competía directamente con las líneas de aprendizaje profundo y tarjetas GPGPU de Nvidia Tesla y AMD Radeon Instinct . Fue descatalogado por falta de demanda y problemas de Intel con su nodo de 10nm. [11]

Historia

Una gama de coprocesadores Xeon Phi. Desde la izquierda; Ferry de los Caballeros, Rincón de los Caballeros, Desembarco de los Caballeros.

Fondo

La microarquitectura Larrabee (en desarrollo desde 2006 [13] ) introdujo unidades SIMD muy amplias (512 bits) en un diseño de procesador basado en arquitectura x86 , ampliado a un sistema multiprocesador coherente con caché conectado a través de un bus de anillo a la memoria; cada núcleo era capaz de realizar subprocesos múltiples de cuatro vías. Debido a que el diseño estaba destinado tanto a GPU como a informática de propósito general, los chips Larrabee también incluían hardware especializado para muestreo de texturas. [14] [15] El proyecto para producir un producto GPU minorista directamente a partir del proyecto de investigación Larrabee finalizó en mayo de 2010. [16]

Otro proyecto de investigación contemporáneo de Intel que implementó la arquitectura x86 en un procesador de muchos núcleos fue el ' Single-chip Cloud Computer ' (prototipo presentado en 2009 [17] ), un diseño que imita un centro de datos informático de computación en la nube en un solo chip con múltiples núcleos independientes: el El diseño del prototipo incluía 48 núcleos por chip con soporte de hardware para control selectivo de frecuencia y voltaje de los núcleos para maximizar la eficiencia energética e incorporó una red de malla para mensajería entre chips. El diseño carecía de núcleos coherentes con la caché y se centraba en principios que permitirían que el diseño escalara a muchos más núcleos. [18]

El chip de investigación Teraflops (prototipo presentado en 2007 [19] ) es un chip experimental de 80 núcleos con dos unidades de punto flotante por núcleo, que implementa una arquitectura VLIW de 96 bits en lugar de la arquitectura x86. [20] El proyecto investigó métodos de comunicación entre núcleos y administración de energía por chip y logró 1,01  TFLOPS a 3,16 GHz consumiendo 62 W de energía. [21] [22]

Ferry de los Caballeros

El 31 de mayo de 2010 se anunció la placa prototipo de muchos núcleos integrados (MIC) de Intel, denominada Knights Ferry , que incorpora un procesador con nombre en código Aubrey Isle . Se afirmó que el producto era un derivado del proyecto Larrabee y otras investigaciones de Intel, incluida la computadora en la nube de un solo chip . [23] [24]

El producto de desarrollo se ofreció como una tarjeta PCIe con 32 núcleos en orden de hasta 1,2 GHz con cuatro subprocesos por núcleo, 2 GB de memoria GDDR5 [25] y 8 MB de caché L2 coherente (256 KB por núcleo con 32 KB de caché L1). ), y un requisito de potencia de ~300 W, [25] construido en un proceso de 45 nm. [26] En el núcleo de Aubrey Isle , un bus en anillo de 1.024 bits (bidireccional de 512 bits) conecta los procesadores a la memoria principal. [27] El rendimiento de una sola placa ha superado los 750 GFLOPS. [26] Las placas prototipo solo admiten instrucciones de punto flotante de precisión simple . [28]

Los desarrolladores iniciales incluyeron al CERN , el Instituto Coreano de Información Científica y Tecnológica (KISTI) y el Centro de Supercomputación Leibniz . Los proveedores de hardware para placas prototipo incluyeron IBM, SGI, HP, Dell y otros. [29]

Rincón de los Caballeros

La línea de productos Knights Corner se fabrica con un tamaño de proceso de 22 nm, utilizando la tecnología Tri-gate de Intel con más de 50 núcleos por chip, y es el primer producto comercial de muchos núcleos de Intel. [23] [26]

En junio de 2011, SGI anunció una asociación con Intel para utilizar la arquitectura MIC en sus productos informáticos de alto rendimiento. [30] En septiembre de 2011, se anunció que el Centro de Computación Avanzada de Texas (TACC) utilizará tarjetas Knights Corner en su supercomputadora "Stampede" de 10 petaFLOPS, proporcionando 8 petaFLOPS de potencia de cálculo. [31] Según "Stampede: A Comprehensive Petascale Computing Environment", los "MIC Intel (Knights Landing) de segunda generación se agregarán cuando estén disponibles, aumentando el rendimiento máximo agregado de Stampede a al menos 15 PetaFLOPS". [32]

El 15 de noviembre de 2011, Intel mostró una primera versión de silicio de un procesador Knights Corner. [33] [34]

El 5 de junio de 2012, Intel lanzó software y documentación de código abierto sobre Knights Corner. [35]

El 18 de junio de 2012, Intel anunció en la Conferencia Internacional de Supercomputación de Hamburgo de 2012 que Xeon Phi será la marca utilizada para todos los productos basados ​​en su arquitectura Many Integrated Core. [2] [36] [37] [38] [39] [40] [41] En junio de 2012, Cray anunció que ofrecería chips 'Knight's Corner' de 22 nm (con la marca 'Xeon Phi') como co- procesador en sus sistemas 'Cascade'. [42] [43]

En junio de 2012, ScaleMP anunció una actualización de virtualización que permitía a Xeon Phi como una extensión de procesador transparente, permitiendo que el código MMX / SSE heredado se ejecutara sin cambios de código. [44] Un componente importante del núcleo del coprocesador Intel Xeon Phi es su unidad de procesamiento vectorial (VPU). [45] La VPU presenta un novedoso conjunto de instrucciones SIMD de 512 bits, conocido oficialmente como Intel Initial Many Core Instrucciones (Intel IMCI). Así, la VPU puede ejecutar 16 operaciones de precisión simple (SP) u 8 de doble precisión (DP) por ciclo. La VPU también admite instrucciones Fused Multiply-Add (FMA) y, por lo tanto, puede ejecutar 32 operaciones de punto flotante SP o 16 DP por ciclo. También proporciona soporte para números enteros. La VPU también cuenta con una unidad matemática extendida (EMU) que puede ejecutar operaciones como recíproca, raíz cuadrada y logaritmo, permitiendo así que estas operaciones se ejecuten en forma vectorial con un gran ancho de banda. La UEM opera calculando aproximaciones polinómicas de estas funciones.

El 12 de noviembre de 2012, Intel anunció dos familias de coprocesadores Xeon Phi que utilizan el tamaño de proceso de 22 nm: el Xeon Phi 3100 y el Xeon Phi 5110P. [46] [47] [48] El Xeon Phi 3100 será capaz de realizar más de 1 teraFLOPS de instrucciones de punto flotante de doble precisión con un ancho de banda de memoria de 240 GB/s a 300 W. [46] [47] [48] El Xeon Phi 5110P será capaz de 1,01 teraFLOPS de instrucciones de punto flotante de doble precisión con un ancho de banda de memoria de 320 GB/s a 225 W. [46] [47] [48] El Xeon Phi 7120P será capaz de 1,2 teraFLOPS de doble precisión Instrucciones de punto flotante de precisión con ancho de banda de memoria de 352 GB/s a 300 W.

El 17 de junio de 2013, TOP500 anunció [8] la supercomputadora Tianhe - 2 como la más rápida del mundo. Tianhe-2 utilizó los procesadores Intel Ivy Bridge Xeon y Xeon Phi para alcanzar 33,86 petaFLOPS. Fue el más rápido de la lista durante dos años y medio, por último en noviembre de 2015. [49]

Diseño y programación

Los núcleos de Knights Corner se basan en una versión modificada del diseño P54C , utilizado en el Pentium original. [50] La base de la arquitectura Intel MIC es aprovechar el legado x86 mediante la creación de una arquitectura multiprocesador compatible con x86 que pueda utilizar herramientas de software de paralelización existentes. [26] Las herramientas de programación incluyen OpenMP , [51] OpenCL , [52] Cilk / Cilk Plus y versiones especializadas de Fortran de Intel, C++ [53] y bibliotecas matemáticas. [54]

Los elementos de diseño heredados del proyecto Larrabee incluyen x86 ISA, SMT de 4 vías por núcleo, unidades SIMD de 512 bits, caché de instrucciones L1 de 32 KB, caché de datos L1 de 32 KB, caché L2 coherente (512 KB por núcleo [ 55] ) y Bus de anillo ultraancho que conecta procesadores y memoria.

Las instrucciones SIMD de 512 bits de Knights Corner comparten muchas funciones intrínsecas con la extensión AVX-512. La documentación del conjunto de instrucciones está disponible en Intel con el nombre de extensión KNC. [56] [57] [58] [59]

Desembarco de los Caballeros

Muestra de ingeniería de Intel Xeon Phi Knights Landing
El mismo procesador, delided
morir tiro

Nombre en clave para el producto de arquitectura MIC de segunda generación de Intel. [32] Intel reveló oficialmente por primera vez los detalles de sus productos Intel Xeon Phi de segunda generación el 17 de junio de 2013. [10] Intel dijo que la próxima generación de productos basados ​​en la arquitectura Intel MIC estará disponible en dos formas, como coprocesador o como procesador host (CPU) y se fabricará utilizando la tecnología de proceso de 14 nm de Intel . Los productos Knights Landing incluirán memoria integrada en el paquete para un ancho de banda de memoria significativamente mayor.

Knights Landing contiene hasta 72 núcleos Airmont (Atom) con cuatro subprocesos por núcleo, [74] [75] que utilizan el zócalo LGA 3647 [76] y admiten hasta 384 GB de RAM DDR4 2133 "lejana" y de 8 a 16 GB de "pila" cerca de" 3D  MCDRAM , una versión del Hybrid Memory Cube . Cada núcleo tiene dos unidades vectoriales de 512 bits y admite instrucciones SIMD AVX-512 , específicamente las instrucciones fundamentales Intel AVX-512 (AVX-512F) con instrucciones de detección de conflictos Intel AVX-512 (AVX-512CD), Intel AVX-512 exponencial y Instrucciones recíprocas (AVX-512ER) e instrucciones de captación previa Intel AVX-512 (AVX-512PF). Se eliminó la compatibilidad con IMCI en favor de AVX-512. [77]

El Centro Nacional de Computación Científica de Investigación Energética anunció que la Fase 2 de su nuevo sistema de supercomputación "Cori" utilizaría coprocesadores Knights Landing Xeon Phi. [78]

El 20 de junio de 2016, Intel lanzó la familia de productos Intel Xeon Phi x200 basada en la arquitectura Knights Landing, destacando su aplicabilidad no solo a las cargas de trabajo de simulación tradicionales, sino también al aprendizaje automático . [79] [80] La línea de modelos anunciada en el lanzamiento incluía solo Xeon Phi de factor de forma de arranque, pero dos versiones del mismo: procesadores estándar y procesadores con estructura de arquitectura Intel Omni-Path integrada . [81] Este último se indica con el sufijo F en el número de modelo. Se espera que la estructura integrada proporcione una mejor latencia a un costo menor que las tarjetas de red discretas de alto rendimiento. [79]

El 14 de noviembre de 2016, la lista número 48 de TOP500 contenía 2 sistemas que utilizaban Knights Landing en el Top 10. [82]

La variante de coprocesador basada en PCIe de Knight's Landing nunca se ofreció al mercado general y se suspendió en agosto de 2017. [83] Esto incluía las tarjetas de coprocesador 7220A, 7240P y 7220P.

Intel anunció que descontinuarían Knights Landing en el verano de 2018. [84]

Modelos

Todos los modelos pueden aumentar a sus velocidades máximas, agregando 200 MHz a su frecuencia base cuando ejecutan solo uno o dos núcleos. Cuando se ejecuta desde tres hasta el número máximo de núcleos, los chips solo pueden aumentar 100 MHz por encima de la frecuencia base. Todos los chips ejecutan código AVX alto a una frecuencia reducida en 200 MHz. [85]

Molino de caballeros

Knights Mill es el nombre en clave de Intel para un producto Xeon Phi especializado en aprendizaje profundo , [98] lanzado inicialmente en diciembre de 2017. [99] Casi idéntico en especificaciones a Knights Landing, Knights Mill incluye optimizaciones para una mejor utilización de las instrucciones AVX-512 y permite cuatro -way hyper-threading . El rendimiento del punto flotante de precisión simple y de precisión variable aumentó, a expensas del rendimiento del punto flotante de doble precisión.

Modelos

Colina de los Caballeros

Knights Hill era el nombre en clave de la arquitectura MIC de tercera generación, de la cual Intel anunció los primeros detalles en SC14. [100] Debía fabricarse en un proceso de 10 nm. [101]

Se esperaba que Knights Hill se utilizara en la supercomputadora Aurora del Departamento de Energía de los Estados Unidos , que se implementaría en el Laboratorio Nacional Argonne . [102] [103] Sin embargo, Aurora se retrasó a favor del uso de una "arquitectura avanzada" con un enfoque en el aprendizaje automático. [104] [105]

En 2017, Intel anunció que Knights Hill había sido cancelada en favor de otra arquitectura construida desde cero para permitir la computación exaescala en el futuro. Esta nueva arquitectura ahora se espera para 2020-2021 [ necesita actualización ] . [106] [107]

Programación

Un estudio de rendimiento y programabilidad informó que lograr un alto rendimiento con Xeon Phi todavía necesita la ayuda de los programadores y que depender simplemente de compiladores con modelos de programación tradicionales es insuficiente. [108] Otros estudios en diversos dominios, como las ciencias de la vida [109] y el aprendizaje profundo, [110] han demostrado que explotar el paralelismo de subprocesos y SIMD de Xeon Phi logra aceleraciones significativas.

Competidores

Ver también

Referencias

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