Bucle de fase bloqueada

Electronic control system

Un bucle de bloqueo de fase o bucle de bloqueo de fase ( PLL ) es un sistema de control que genera una señal de salida cuya fase es fija en relación con la fase de una señal de entrada. Mantener las fases de entrada y salida sincronizadas también implica mantener las mismas frecuencias de entrada y salida, por lo que un bucle bloqueado en fase también puede rastrear una frecuencia de entrada. Y al incorporar un divisor de frecuencia , un PLL puede generar una frecuencia estable que sea múltiplo de la frecuencia de entrada.

Estas propiedades se utilizan para sincronización de reloj, demodulación , síntesis de frecuencia , multiplicadores de reloj y recuperación de señal de un canal de comunicación ruidoso. Desde 1969, un único circuito integrado puede proporcionar un bloque de construcción PLL completo y hoy en día tiene frecuencias de salida desde una fracción de hercio hasta muchos gigahercios . Por lo tanto, los PLL se emplean ampliamente en radio , telecomunicaciones , computadoras (por ejemplo, para distribuir señales de reloj sincronizadas con precisión en microprocesadores ), inversores de conexión a red (convertidores de energía electrónicos utilizados para integrar recursos renovables de CC y elementos de almacenamiento como energía fotovoltaica y baterías con la red eléctrica). ), y otras aplicaciones electrónicas.

Ejemplo sencillo

Figura 1. Bucle de bloqueo de fase analógico simple

Un PLL analógico simple es un circuito electrónico que consta de un oscilador de frecuencia variable y un detector de fase en un circuito de retroalimentación (Figura 1). El oscilador genera una señal periódica Vo con _frecuencia proporcional al voltaje aplicado, de ahí el término oscilador controlado por voltaje (VCO). El detector de fase compara la fase de la señal de salida del VCO con la fase de la señal de referencia de entrada periódica _Vi y genera un voltaje (estabilizado por el filtro) para ajustar la frecuencia del oscilador para hacer coincidir la fase de Vo _con la fase de Vi _.

Analogía del reloj

La fase puede ser proporcional al tiempo , ^[a] por lo que una diferencia de fase puede corresponder a una diferencia de tiempo.

Si no se toman en cuenta, diferentes relojes marcarán el tiempo a ritmos ligeramente diferentes. Un reloj mecánico , por ejemplo, podría acelerarse o retrasarse unos segundos por hora en comparación con un reloj atómico de referencia (como el NIST-F2 ). Esa diferencia horaria se vuelve sustancial con el tiempo. En cambio, el propietario puede sincronizar su reloj mecánico (con distintos grados de precisión) bloqueándolo en fase con un reloj de referencia.

Un método de sincronización ineficiente implica que el propietario reinicie su reloj a la hora más precisa cada semana. Pero, si se deja solo, su reloj seguirá divergiendo del reloj de referencia al mismo ritmo de unos pocos segundos por hora.

Un método de sincronización más eficiente (análogo al PLL simple en la Figura 1) utiliza el control de ajuste de sincronización rápido-lento (análogo a cómo se puede ajustar la frecuencia del VCO) disponible en algunos relojes. De manera análoga al comparador de fase, el propietario podría notar la desalineación de su reloj y ajustar su sincronización una pequeña cantidad proporcional para hacer que la frecuencia de su reloj sea un poco más lenta (si su reloj era rápido) o más rápida (si su reloj era lento). Si no compensan en exceso, su reloj será más preciso que antes. Tras una serie de ajustes semanales, la noción de segundo de su reloj coincidiría lo suficientemente cerca con el reloj de referencia, por lo que podría decirse que están bloqueados tanto en frecuencia como en fase.

En 1921 se utilizó una versión electromecánica temprana de un bucle de bloqueo de fase en el reloj Shortt-Synchronome .

Historia

El físico holandés Christiaan Huygens observó la sincronización espontánea de relojes de péndulo débilmente acoplados ya en 1673. ^[1] A principios del siglo XIX, Lord Rayleigh observó la sincronización de tubos de órgano y diapasones débilmente acoplados . ^[2] En 1919, WH Eccles y JH Vincent descubrieron que dos osciladores electrónicos que habían sido sintonizados para oscilar a frecuencias ligeramente diferentes pero que estaban acoplados a un circuito resonante pronto oscilarían a la misma frecuencia. ^[3] La sincronización automática de osciladores electrónicos fue descrita en 1923 por Edward Victor Appleton . ^[4]

En 1925, David Robertson , primer profesor de ingeniería eléctrica en la Universidad de Bristol , introdujo el bloqueo de fase en el diseño de su reloj para controlar el sonido de la campana Great George en el nuevo Wills Memorial Building . El reloj de Robertson incorporaba un dispositivo electromecánico que podía variar la velocidad de oscilación del péndulo y derivaba señales de corrección de un circuito que comparaba la fase del péndulo con la de un pulso telegráfico entrante del Observatorio de Greenwich cada mañana a las 10:00 GMT. Incluyendo equivalentes de cada elemento de un PLL electrónico moderno, el sistema de Robertson se adelantó notablemente a su tiempo en el sentido de que su detector de fase era una implementación lógica de relé de los circuitos de transistores para detectores de fase/frecuencia no vistos hasta la década de 1970. 

El trabajo de Robertson fue anterior a la investigación de lo que más tarde se denominó bucle de bloqueo de fase en 1932, cuando investigadores británicos desarrollaron una alternativa al receptor superheterodino de Edwin Armstrong , el Homodyne o receptor de conversión directa . En el sistema homodino o sincrodino, se sintonizaba un oscilador local a la frecuencia de entrada deseada y se multiplicaba por la señal de entrada. La señal de salida resultante incluía la información de modulación original. La intención era desarrollar un circuito receptor alternativo que requiriera menos circuitos sintonizados que el receptor superheterodino. Dado que el oscilador local variaría rápidamente en frecuencia, se aplicó una señal de corrección automática al oscilador, manteniéndolo en la misma fase y frecuencia de la señal deseada. La técnica fue descrita en 1932, en un artículo de Henri de Bellescize, en la revista francesa L'Onde Électrique . ^{[5] [6] [7]}

En los receptores de televisión analógica desde al menos finales de la década de 1930, los circuitos de barrido horizontal y vertical de bucle bloqueado de fase están bloqueados para los pulsos de sincronización en la señal de transmisión. ^[8]

EN Semiconductor HC4046A

En 1969, Signetics introdujo una línea de circuitos integrados monolíticos de bajo costo como el NE565 que utilizaba transistores bipolares , que eran sistemas completos de bucle de bloqueo de fase en un chip, ^[9] y las aplicaciones de la técnica se multiplicaron. Unos años más tarde, RCA presentó el bucle de micropotencia con bloqueo de fase CD4046 utilizando CMOS , que también se convirtió en un popular bloque de construcción de circuitos integrados.

Estructura y función

Los mecanismos de bucle de bloqueo de fase se pueden implementar como circuitos analógicos o digitales. Ambas implementaciones utilizan la misma estructura básica.

Los circuitos PLL analógicos incluyen cuatro elementos básicos:

• detector de fase
• Filtro de paso bajo
• Oscilador controlado por voltaje
• Ruta de retroalimentación , que puede incluir un divisor de frecuencia.

Variaciones

Existen varias variaciones de PLL. Algunos términos que se utilizan son "bucle de bloqueo de fase analógico" (APLL), también conocido como bucle de bloqueo de fase lineal" (LPLL), "bucle de bloqueo de fase digital" (DPLL), "bucle de bloqueo de fase totalmente digital". " (ADPLL) y "bucle de bloqueo de fase de software" (SPLL). ^[10]

PLL analógico o lineal (APLL)

El detector de fase es un multiplicador analógico . El filtro de bucle es activo o pasivo . Utiliza un oscilador controlado por voltaje (VCO). Se dice que APLL es de tipo II si su filtro de bucle tiene una función de transferencia con exactamente un polo en el origen (ver también la conjetura de Egan sobre el rango de entrada de APLL de tipo II ).

PLL digitales (DPLL)

Un PLL analógico con un detector de fase digital (como XOR , flip flop JK activado por flanco , detector de frecuencia de fase). Puede tener divisor digital en el bucle.

PLL totalmente digital (ADPLL)

El detector de fase, el filtro y el oscilador son digitales. Utiliza un oscilador controlado numéricamente (NCO).

PLL neuronal (NPLL)

El detector de fase se implementa mediante no linealidad neuronal, el oscilador mediante neuronas oscilantes de frecuencia controlada. ^[11]

Software PLL (SPLL)

Los bloques funcionales se implementan mediante software en lugar de hardware especializado.

Bomba de carga PLL (CP-PLL)

CP-PLL es una modificación de bucles bloqueados en fase con detector de frecuencia de fase y señales de forma de onda cuadrada. Véase también la conjetura de Gardner sobre CP-PLL .

Parámetros de rendimiento

• Escriba y ordene.
• Rangos de frecuencia : rango de retención (rango de seguimiento), rango de entrada (rango de captura, rango de adquisición), rango de bloqueo. ^[12] Véase también el problema de Gardner sobre el rango de bloqueo , la conjetura de Egan sobre el rango de tracción del APLL tipo II , el problema de Viterbi sobre la coincidencia de rangos de PLL .
• Ancho de banda del bucle: Definición de la velocidad del bucle de control.
• Respuesta transitoria: como sobrepaso y tiempo de estabilización con cierta precisión (como 50 ppm).
• Errores de estado estacionario: como fase restante o error de sincronización.
• Pureza del espectro de salida: como bandas laterales generadas a partir de una determinada ondulación del voltaje de sintonización de VCO.
• Ruido de fase: definido por la energía del ruido en una determinada banda de frecuencia (como un desplazamiento de 10 kHz con respecto a la portadora). Altamente dependiente del ruido de fase VCO, ancho de banda PLL, etc.
• Parámetros generales: como consumo de energía, rango de voltaje de suministro, amplitud de salida, etc.

Aplicaciones

Los bucles de bloqueo de fase se utilizan ampliamente con fines de sincronización ; en comunicaciones espaciales para demodulación coherente y extensión de umbral , sincronización de bits y sincronización de símbolos. Los bucles de bloqueo de fase también se pueden utilizar para demodular señales moduladas en frecuencia . En los transmisores de radio, un PLL se utiliza para sintetizar nuevas frecuencias que son múltiplos de una frecuencia de referencia, con la misma estabilidad que la frecuencia de referencia. ^[13]

Otras aplicaciones incluyen:

• Demodulación de modulación de frecuencia (FM): si PLL está bloqueado en una señal de FM, el VCO rastrea la frecuencia instantánea de la señal de entrada. El voltaje de error filtrado que controla el VCO y mantiene el bloqueo con la señal de entrada es la salida FM demodulada. Las características de transferencia del VCO determinan la linealidad de la salida demodulada. Dado que el VCO utilizado en un PLL de circuito integrado es altamente lineal, es posible realizar demoduladores de FM altamente lineales.
• Demodulación de manipulación por desplazamiento de frecuencia (FSK): en la comunicación de datos digitales y en los periféricos de computadora, los datos binarios se transmiten por medio de una frecuencia portadora que se desplaza entre dos frecuencias preestablecidas.
• Recuperación de pequeñas señales que de otro modo se perderían en el ruido ( amplificador de bloqueo para rastrear la frecuencia de referencia)
• Recuperación de información de sincronización del reloj desde un flujo de datos, como por ejemplo desde una unidad de disco
• Multiplicadores de reloj en microprocesadores que permiten que los elementos internos del procesador se ejecuten más rápido que las conexiones externas, manteniendo al mismo tiempo relaciones de sincronización precisas.
• Demodulación de módems y otras señales tonales para telecomunicaciones y control remoto .
• DSP de señales de vídeo ; Los bucles de bloqueo de fase también se utilizan para sincronizar la fase y la frecuencia con la señal de vídeo analógica de entrada para que pueda muestrearse y procesarse digitalmente.
• Microscopía de fuerza atómica en modo de modulación de frecuencia , para detectar cambios en la frecuencia de resonancia del voladizo debido a las interacciones punta-superficie
• motor de corriente continua

Recuperación del reloj

Algunos flujos de datos, especialmente los flujos de datos en serie de alta velocidad (como el flujo de datos sin procesar del cabezal magnético de una unidad de disco), se envían sin un reloj que los acompañe. El receptor genera un reloj a partir de una referencia de frecuencia aproximada y luego utiliza un PLL para alinearlo en fase con los bordes de la señal del flujo de datos . Este proceso se conoce como recuperación del reloj . Para que este esquema funcione, el flujo de datos debe tener flancos con suficiente frecuencia para corregir cualquier desviación en el oscilador del PLL. Por lo tanto , normalmente se utiliza un código de línea con un límite superior estricto en el tiempo máximo entre bordes (por ejemplo, codificación 8b/10b ) para codificar los datos.

Enderezar

Si se envía un reloj en paralelo con los datos, ese reloj se puede utilizar para muestrear los datos. Debido a que el reloj debe recibirse y amplificarse antes de que pueda controlar los flip-flops que muestrean los datos, habrá un retraso finito y dependiente del proceso, la temperatura y el voltaje entre el borde del reloj detectado y la ventana de datos recibida. Este retraso limita la frecuencia con la que se pueden enviar datos. Una forma de eliminar este retraso es incluir un PLL de alineamiento en el lado de recepción, de modo que el reloj en cada flip-flop de datos coincida en fase con el reloj recibido. En ese tipo de aplicación, se utiliza con frecuencia una forma especial de PLL llamada bucle bloqueado por retardo (DLL). ^[14]

Generación de reloj

Muchos sistemas electrónicos incluyen procesadores de varios tipos que operan a cientos de megahercios a gigahercios, muy por encima de las frecuencias prácticas de los osciladores de cristal . Normalmente, los relojes suministrados a estos procesadores provienen de PLL generadores de reloj, que multiplican un reloj de referencia de menor frecuencia (normalmente 50 o 100 MHz) hasta la frecuencia de funcionamiento del procesador. El factor de multiplicación puede ser bastante grande en los casos en que la frecuencia de funcionamiento es de varios gigahercios y el cristal de referencia es de sólo decenas o cientos de megahercios.

Espectro ensanchado

Todos los sistemas electrónicos emiten cierta energía de radiofrecuencia no deseada. Diversas agencias reguladoras (como la FCC en Estados Unidos) ponen límites a la energía emitida y a cualquier interferencia causada por ella. El ruido emitido generalmente aparece en picos espectrales agudos (generalmente en la frecuencia de funcionamiento del dispositivo y algunos armónicos). Un diseñador de sistemas puede utilizar un PLL de espectro ensanchado para reducir la interferencia con receptores de alta Q al distribuir la energía en una porción mayor del espectro. Por ejemplo, al cambiar la frecuencia operativa hacia arriba y hacia abajo en una pequeña cantidad (alrededor del 1%), un dispositivo que funciona a cientos de megahercios puede distribuir su interferencia de manera uniforme en unos pocos megahercios de espectro, lo que reduce drásticamente la cantidad de ruido que se ve en la transmisión. Canales de radio FM , que tienen un ancho de banda de varias decenas de kilohercios.

Distribución del reloj

Normalmente, el reloj de referencia ingresa al chip y activa un bucle de bloqueo de fase (PLL), que luego controla la distribución del reloj del sistema. La distribución del reloj suele estar equilibrada para que el reloj llegue a todos los puntos finales simultáneamente. Uno de esos puntos finales es la retroalimentación del PLL. La función del PLL es comparar el reloj distribuido con el reloj de referencia entrante y variar la fase y la frecuencia de su salida hasta que los relojes de referencia y de retroalimentación coincidan en fase y frecuencia.

Los PLL son omnipresentes: sintonizan relojes en sistemas de varios metros de ancho, así como relojes en pequeñas porciones de chips individuales. A veces, es posible que el reloj de referencia no sea en realidad un reloj puro, sino más bien un flujo de datos con suficientes transiciones para que el PLL pueda recuperar un reloj normal de ese flujo. A veces, el reloj de referencia tiene la misma frecuencia que el reloj impulsado a través de la distribución de reloj, otras veces el reloj distribuido puede ser algún múltiplo racional de la referencia.

Detección de mañana

Se puede utilizar un PLL para demodular sincrónicamente señales de amplitud modulada (AM). El PLL recupera la fase y la frecuencia de la portadora de la señal AM entrante. La fase recuperada en el VCO difiere de la del portador en 90°, por lo que se cambia de fase para que coincida y luego se alimenta a un multiplicador. La salida del multiplicador contiene las señales de frecuencia suma y diferencia, y la salida demodulada se obtiene mediante filtrado de paso bajo . Dado que el PLL responde sólo a las frecuencias portadoras que están muy cercanas a la salida del VCO, un detector PLL AM exhibe un alto grado de selectividad e inmunidad al ruido que no es posible con los demoduladores AM de tipo pico convencionales. Sin embargo, el bucle puede perder el bloqueo cuando las señales AM tienen una profundidad de modulación del 100%. ^[15]

Reducción de vibración y ruido

Una propiedad deseable de todos los PLL es que los flancos del reloj de referencia y de retroalimentación estén muy alineados. La diferencia promedio en el tiempo entre las fases de las dos señales cuando el PLL ha logrado el bloqueo se llama desplazamiento de fase estática (también llamado error de fase de estado estable ). La variación entre estas fases se llama jitter de seguimiento . Idealmente, el desplazamiento de fase estática debería ser cero y la fluctuación de seguimiento debería ser lo más baja posible. ^{[ dudoso ]}

El ruido de fase es otro tipo de fluctuación que se observa en los PLL y es causado por el propio oscilador y por los elementos utilizados en el circuito de control de frecuencia del oscilador. Se sabe que algunas tecnologías funcionan mejor que otras en este sentido. Los mejores PLL digitales se construyen con elementos lógicos de emisor acoplado ( ECL ), a expensas de un alto consumo de energía. Para mantener el ruido de fase bajo en los circuitos PLL, es mejor evitar saturar familias lógicas como la lógica transistor-transistor ( TTL ) o CMOS . ^[dieciséis]

Otra propiedad deseable de todos los PLL es que la fase y la frecuencia del reloj generado no se vean afectadas por cambios rápidos en los voltajes de las líneas de suministro de energía y tierra, así como por el voltaje del sustrato sobre el cual se fabrican los circuitos PLL. Esto se denomina rechazo del ruido del sustrato y del suministro . Cuanto mayor sea el rechazo del ruido, mejor.

Para mejorar aún más el ruido de fase de la salida, se puede emplear un oscilador bloqueado por inyección siguiendo el VCO en el PLL.

Síntesis de frecuencia

En los sistemas de comunicación inalámbrica digital (GSM, CDMA, etc.), los PLL se utilizan para proporcionar la conversión ascendente del oscilador local durante la transmisión y la conversión descendente durante la recepción. En la mayoría de los teléfonos celulares, esta función se ha integrado en gran medida en un único circuito integrado para reducir el costo y el tamaño del teléfono. Sin embargo, debido al alto rendimiento requerido de los terminales de estación base, los circuitos de transmisión y recepción se construyen con componentes discretos para alcanzar los niveles de rendimiento requeridos. Los módulos de oscilador local GSM generalmente se construyen con un circuito integrado de sintetizador de frecuencia y VCO de resonador discreto. ^{[ cita necesaria ]}

Referencia del ángulo de fase

Los inversores conectados a la red basados ​​en inversores de fuente de voltaje generan o absorben energía real en la red eléctrica de CA en función del ángulo de fase del voltaje que generan en relación con el ángulo de fase del voltaje de la red, que se mide utilizando un PLL. En aplicaciones fotovoltaicas , cuanto más se adelanta la onda sinusoidal producida a la onda de tensión de la red, más energía se inyecta a la red. Para aplicaciones de batería, cuanto más se retrasa la onda sinusoidal producida con respecto a la onda de voltaje de la red, más se carga la batería desde la red, y cuanto más se adelanta la onda sinusoidal producida a la onda de voltaje de la red, más se descarga la batería en la red. ^{[ cita necesaria ]}

Diagrama de bloques

Diagrama de bloques de un bucle bloqueado en fase

El diagrama de bloques que se muestra en la figura muestra una señal de entrada, F _I , que se utiliza para generar una salida, F _O. La señal de entrada a menudo se denomina señal de referencia (también abreviada F _REF ). ^[17]

En la entrada, un detector de fase (que se muestra como los bloques Detector de frecuencia de fase y Bomba de carga en la figura) compara dos señales de entrada, produciendo una señal de error que es proporcional a su diferencia de fase. Luego, la señal de error se filtra de paso bajo y se usa para controlar un VCO que crea una fase de salida. La salida se envía a través de un divisor opcional a la entrada del sistema, produciendo un circuito de retroalimentación negativa . Si la fase de salida se desvía, la señal de error aumentará, impulsando la fase VCO en la dirección opuesta para reducir el error. Por lo tanto, la fase de salida está bloqueada a la fase de entrada.

Los bucles analógicos bloqueados de fase generalmente se construyen con un detector de fase analógico, un filtro de paso bajo y un VCO colocados en una configuración de retroalimentación negativa . Un bucle de bloqueo de fase digital utiliza un detector de fase digital; también puede tener un divisor en la ruta de retroalimentación o en la ruta de referencia, o ambas, para hacer que la frecuencia de la señal de salida del PLL sea un múltiplo racional de la frecuencia de referencia. También se puede crear un múltiplo no entero de la frecuencia de referencia reemplazando el contador simple de división por N en la ruta de retroalimentación con un contador de deglución de pulsos programable . Esta técnica suele denominarse sintetizador de N fraccionario o PLL de N fraccionario. ^{[ dudoso ]}

El oscilador genera una señal de salida periódica. Suponga que inicialmente el oscilador tiene casi la misma frecuencia que la señal de referencia. Si la fase del oscilador queda por detrás de la de referencia, el detector de fase cambia el voltaje de control del oscilador para que acelere. Del mismo modo, si la fase se adelanta a la referencia, el detector de fase cambia el voltaje de control para ralentizar el oscilador. Dado que inicialmente el oscilador puede estar lejos de la frecuencia de referencia, los detectores de fase prácticos también pueden responder a diferencias de frecuencia, para aumentar el rango de bloqueo de entradas permitidas. Dependiendo de la aplicación, la salida del oscilador controlado o la señal de control al oscilador proporciona la salida útil del sistema PLL. ^{[ cita necesaria ]}

Elementos

detector de fase

Un detector de fase (PD) genera un voltaje, que representa la diferencia de fase entre dos señales. En un PLL, las dos entradas del detector de fase son la entrada de referencia y la retroalimentación del VCO. El voltaje de salida PD se utiliza para controlar el VCO de manera que la diferencia de fase entre las dos entradas se mantenga constante, lo que lo convierte en un sistema de retroalimentación negativa.^[18]

Los diferentes tipos de detectores de fase tienen diferentes características de rendimiento.

Por ejemplo, el mezclador de frecuencia produce armónicos que añaden complejidad en aplicaciones donde la pureza espectral de la señal VCO es importante. Las bandas laterales no deseadas (espurias) resultantes, también llamadas "espuelas de referencia", pueden dominar los requisitos del filtro y reducir el rango de captura muy por debajo o aumentar el tiempo de bloqueo más allá de los requisitos. En estas aplicaciones se utilizan detectores de fase digitales más complejos que no tienen un componente de referencia tan severo en su salida. Además, cuando está bloqueado, la diferencia de fase de estado estable en las entradas que utilizan este tipo de detector de fase es cercana a los 90 grados. ^{[ cita necesaria ]}

En aplicaciones PLL, con frecuencia se requiere saber cuándo el bucle está desbloqueado. Los detectores digitales de frecuencia de fase más complejos suelen tener una salida que permite una indicación fiable de una condición de desbloqueo.

Una puerta XOR se utiliza a menudo para PLL digitales como un detector de fase eficaz pero sencillo. También se puede utilizar en sentido analógico con sólo una ligera modificación del circuito.

Filtrar

El bloque comúnmente llamado filtro de bucle PLL (generalmente un filtro de paso bajo) generalmente tiene dos funciones distintas.

La función principal es determinar la dinámica del bucle, también llamada estabilidad . Así es como responde el bucle a perturbaciones, como cambios en la frecuencia de referencia, cambios en el divisor de retroalimentación o al inicio. Las consideraciones comunes son el rango sobre el cual el bucle puede lograr el bloqueo (rango de tracción, rango de bloqueo o rango de captura), qué tan rápido el bucle logra el bloqueo (tiempo de bloqueo, tiempo de bloqueo o tiempo de asentamiento ) y el comportamiento de amortiguación . Dependiendo de la aplicación, esto puede requerir uno o más de los siguientes: una proporción simple (ganancia o atenuación), una integral (filtro de paso bajo) y/o derivada ( filtro de paso alto ). Los parámetros del bucle comúnmente examinados para esto son el margen de ganancia y el margen de fase del bucle . Para diseñar esta función se utilizan conceptos comunes en la teoría del control , incluido el controlador PID .

La segunda consideración común es limitar la cantidad de energía de frecuencia de referencia (ondulación) que aparece en la salida del detector de fase y que luego se aplica a la entrada de control del VCO. Esta frecuencia modula el VCO y produce bandas laterales de FM comúnmente llamadas "espuelas de referencia".

El diseño de este bloque puede estar dominado por cualquiera de estas consideraciones o puede ser un proceso complejo que combine las interacciones de las dos. Las compensaciones típicas son que aumentar el ancho de banda generalmente degrada la estabilidad o demasiada amortiguación para una mejor estabilidad reducirá la velocidad y aumentará el tiempo de estabilización. A menudo también se ve afectado el ruido de fase. ^[13]

Oscilador

Todos los bucles bloqueados en fase emplean un elemento oscilador con capacidad de frecuencia variable. Puede ser un VCO analógico impulsado por un circuito analógico en el caso de un APLL o impulsado digitalmente mediante el uso de un convertidor digital a analógico como es el caso de algunos diseños DPLL. En los ADPLL se utilizan osciladores digitales puros, como un oscilador controlado numéricamente. ^{[ cita necesaria ]}

Ruta de retroalimentación y divisor opcional

Un ejemplo de divisor digital (por 4) para usar en la ruta de retroalimentación de un PLL multiplicador

Los PLL pueden incluir un divisor entre el oscilador y la entrada de retroalimentación al detector de fase para producir un sintetizador de frecuencia . Un divisor programable es particularmente útil en aplicaciones de transmisores de radio y para sincronización de computadoras, ya que se puede producir una gran cantidad de frecuencias a partir de un único oscilador de referencia estable, preciso y controlado por cristal de cuarzo (que eran costosos antes de que la síntesis hidrotermal a escala comercial proporcionara materiales sintéticos baratos). cuarzo).

Algunos PLL también incluyen un divisor entre el reloj de referencia y la entrada de referencia al detector de fase. Si el divisor en la ruta de retroalimentación se divide por y el divisor de entrada de referencia se divide por , le permite al PLL multiplicar la frecuencia de referencia por . Puede parecer más sencillo simplemente alimentar el PLL con una frecuencia más baja, pero en algunos casos la frecuencia de referencia puede estar limitada por otros problemas, y entonces el divisor de referencia es útil. ${\displaystyle N}$ ${\displaystyle M}$ ${\displaystyle N/M}$

La multiplicación de frecuencia también se puede lograr bloqueando la salida del VCO al enésimo armónico de la señal de referencia. En lugar de un simple detector de fase, el diseño utiliza un mezclador de armónicos (mezclador de muestreo). El mezclador de armónicos convierte la señal de referencia en un tren de impulsos rico en armónicos. ^[b] La salida del VCO está ajustada de forma aproximada para estar cerca de uno de esos armónicos. En consecuencia, la salida del mezclador de armónicos deseada (que representa la diferencia entre el armónico N y la salida VCO) cae dentro de la banda de paso del filtro de bucle.

También cabe señalar que la retroalimentación no se limita a un divisor de frecuencia. Este elemento puede ser otros elementos como un multiplicador de frecuencia o un mezclador. El multiplicador hará que la salida del VCO sea un submúltiplo (en lugar de un múltiplo) de la frecuencia de referencia. Un mezclador puede traducir la frecuencia VCO mediante un desplazamiento fijo. También puede ser una combinación de estos. Un ejemplo es un divisor que sigue a una mezcladora; esto permite que el divisor funcione a una frecuencia mucho más baja que el VCO sin pérdida de ganancia del bucle.

Modelado

Modelo de dominio del tiempo de APLL

Las ecuaciones que gobiernan un bucle bloqueado en fase con un multiplicador analógico como detector de fase y filtro lineal se pueden derivar de la siguiente manera. Sea la entrada al detector de fase y la salida del VCO sea con fases y . Las funciones y describen formas de onda de señales. Entonces la salida del detector de fase está dada por ${\displaystyle f_{1}(\theta _{1}(t))}$ ${\displaystyle f_{2}(\theta _{2}(t))}$ ${\displaystyle \theta _{1}(t)}$ ${\displaystyle \theta _{2}(t)}$ ${\displaystyle f_{1}(\theta )}$ ${\displaystyle f_{2}(\theta )}$ ${\displaystyle \varphi (t)}$

${\displaystyle \varphi (t)=f_{1}(\theta _{1}(t))f_{2}(\theta _{2}(t))}$

La frecuencia del VCO generalmente se toma en función de la entrada del VCO como ${\displaystyle g(t)}$

${\displaystyle {\dot {\theta }}_{2}(t)=\omega _{2}(t)=\omega _{\text{free}}+g_{v}g(t)\,}$

donde es la sensibilidad del VCO y se expresa en Hz/V; es una frecuencia libre de VCO. ${\displaystyle g_{v}}$ ${\displaystyle \omega _{\text{free}}}$

El filtro de bucle se puede describir mediante un sistema de ecuaciones diferenciales lineales.

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+b\varphi (t),\\g(t)&=&c^{*}x,\end{array}}\quad x(0)=x_{0},}$

donde es una entrada del filtro, es una salida del filtro, es -por- matriz ,. representa un estado inicial del filtro. El símbolo de estrella es una transpuesta conjugada . ${\displaystyle \varphi (t)}$ ${\displaystyle g(t)}$ ${\displaystyle A}$ ${\displaystyle n}$ ${\displaystyle n}$ ${\displaystyle x\in \mathbb {C} ^{n},\quad b\in \mathbb {R} ^{n},\quad c\in \mathbb {C} ^{n},\quad }$ ${\displaystyle x_{0}\in \mathbb {C} ^{n}}$

Por lo tanto, el siguiente sistema describe PLL

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+bf_{1}(\theta _{1}(t))f_{2}(\theta _{2}(t)),\\{\dot {\theta }}_{2}&=&\omega _{\text{free}}+g_{v}(c^{*}x)\\\end{array}}\quad x(0)=x_{0},\quad \theta _{2}(0)=\theta _{0}.}$

donde hay un cambio de fase inicial. ${\displaystyle \theta _{0}}$

Modelo de dominio de fase de APLL

Considere que la entrada de PLL y la salida VCO son señales de alta frecuencia. Luego, para cualquier función periódica diferenciable por partes y existe una función tal que la salida de Filter ${\displaystyle f_{1}(\theta _{1}(t))}$ ${\displaystyle f_{2}(\theta _{2}(t))}$ ${\displaystyle 2\pi }$ ${\displaystyle f_{1}(\theta )}$ ${\displaystyle f_{2}(\theta )}$ ${\displaystyle \varphi (\theta )}$ ${\displaystyle G(t)}$

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+b\varphi (\theta _{1}(t)-\theta _{2}(t)),\\G(t)&=&c^{*}x,\end{array}}\quad x(0)=x_{0},}$

en el dominio de fase es asintóticamente igual (la diferencia es pequeña con respecto a las frecuencias) a la salida del modelo de Filtro en el dominio del tiempo. ^{[19] [20]} Aquí la función es una característica del detector de fase . ${\displaystyle G(t)-g(t)}$ ${\displaystyle \varphi (\theta )}$

Denotar por la diferencia de fase ${\displaystyle \theta _{\Delta }(t)}$

${\displaystyle \theta _{\Delta }=\theta _{1}(t)-\theta _{2}(t).}$

Entonces el siguiente sistema dinámico describe el comportamiento de PLL.

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+b\varphi (\theta _{\Delta }),\\{\dot {\theta }}_{\Delta }&=&\omega _{\Delta }-g_{v}(c^{*}x).\\\end{array}}\quad x(0)=x_{0},\quad \theta _{\Delta }(0)=\theta _{1}(0)-\theta _{2}(0).}$

Aquí ; es la frecuencia de un oscilador de referencia (asumimos que es constante). ${\displaystyle \omega _{\Delta }=\omega _{1}-\omega _{\text{free}}}$ ${\displaystyle \omega _{1}}$ ${\displaystyle \omega _{\text{free}}}$

Ejemplo

Considere señales sinusoidales

${\displaystyle f_{1}(\theta _{1}(t))=A_{1}\sin(\theta _{1}(t)),\quad f_{2}(\theta _{2}(t))=A_{2}\cos(\theta _{2}(t))}$

y un simple circuito RC unipolar como filtro. El modelo en el dominio del tiempo toma la forma

${\displaystyle {\begin{aligned}{\dot {x}}&=-{\frac {1}{RC}}x+{\frac {1}{RC}}A_{1}A_{2}\sin(\theta _{1}(t))\cos(\theta _{2}(t)),\\[6pt]{\dot {\theta }}_{2}&=\omega _{\text{free}}+g_{v}(c^{*}x)\end{aligned}}}$

Las características de PD para estas señales son iguales ^[21] a

${\displaystyle \varphi (\theta _{1}-\theta _{2})={\frac {A_{1}A_{2}}{2}}\sin(\theta _{1}-\theta _{2})}$

Por tanto, el modelo de dominio de fase toma la forma

${\displaystyle {\begin{aligned}{\dot {x}}&=-{\frac {1}{RC}}x+{\frac {1}{RC}}{\frac {A_{1}A_{2}}{2}}\sin(\theta _{\Delta }),\\[6pt]{\dot {\theta }}_{\Delta }&=\omega _{\Delta }-g_{v}(c^{*}x).\end{aligned}}}$

Este sistema de ecuaciones es equivalente a la ecuación del péndulo matemático.

${\displaystyle {\begin{aligned}x&={\frac {{\dot {\theta }}_{2}-\omega _{2}}{g_{v}c^{*}}}={\frac {\omega _{1}-{\dot {\theta }}_{\Delta }-\omega _{2}}{g_{v}c^{*}}},\\[6pt]{\dot {x}}&={\frac {{\ddot {\theta }}_{2}}{g_{v}c^{*}}},\\[6pt]\theta _{1}&=\omega _{1}t+\Psi ,\\[6pt]\theta _{\Delta }&=\theta _{1}-\theta _{2},\\[6pt]{\dot {\theta }}_{\Delta }&={\dot {\theta }}_{1}-{\dot {\theta }}_{2}=\omega _{1}-{\dot {\theta }}_{2},\\[6pt]&{\frac {1}{g_{v}c^{*}}}{\ddot {\theta }}_{\Delta }-{\frac {1}{g_{v}c^{*}RC}}{\dot {\theta }}_{\Delta }-{\frac {A_{1}A_{2}}{2RC}}\sin \theta _{\Delta }={\frac {\omega _{2}-\omega _{1}}{g_{v}c^{*}RC}}.\end{aligned}}}$

Modelo de dominio de fase linealizado

Los bucles bloqueados en fase también se pueden analizar como sistemas de control aplicando la transformada de Laplace . La respuesta del bucle se puede escribir como

${\displaystyle {\frac {\theta _{o}}{\theta _{i}}}={\frac {K_{p}K_{v}F(s)}{s+K_{p}K_{v}F(s)}}}$

Dónde

• ${\displaystyle \theta _{o}}$es la fase de salida en radianes
• ${\displaystyle \theta _{i}}$es la fase de entrada en radianes
• ${\displaystyle K_{p}}$es la ganancia del detector de fase en voltios por radianes
• ${\displaystyle K_{v}}$es la ganancia de VCO en radianes por voltio- segundo
• ${\displaystyle F(s)}$es la función de transferencia del filtro de bucle (adimensional)

Las características del bucle se pueden controlar insertando diferentes tipos de filtros de bucle. El filtro más simple es un circuito RC unipolar . La función de transferencia de bucle en este caso es

${\displaystyle F(s)={\frac {1}{1+sRC}}}$

La respuesta del bucle se convierte en:

${\displaystyle {\frac {\theta _{o}}{\theta _{i}}}={\frac {\frac {K_{p}K_{v}}{RC}}{s^{2}+{\frac {s}{RC}}+{\frac {K_{p}K_{v}}{RC}}}}}$

Esta es la forma de un oscilador armónico clásico . El denominador se puede relacionar con el de un sistema de segundo orden:

${\displaystyle s^{2}+2s\zeta \omega _{n}+\omega _{n}^{2}}$

donde es el factor de amortiguamiento y es la frecuencia natural del bucle. ${\displaystyle \zeta }$ ${\displaystyle \omega _{n}}$

Para el filtro RC unipolar,

${\displaystyle \omega _{n}={\sqrt {\frac {K_{p}K_{v}}{RC}}}}$

${\displaystyle \zeta ={\frac {1}{2{\sqrt {K_{p}K_{v}RC}}}}}$

La frecuencia natural del bucle es una medida del tiempo de respuesta del bucle y el factor de amortiguación es una medida del sobreimpulso y el timbre. Idealmente, la frecuencia natural debería ser alta y el factor de amortiguación debería estar cerca de 0,707 (amortiguación crítica). Con un filtro unipolar, no es posible controlar la frecuencia del bucle y el factor de amortiguación de forma independiente. Para el caso de amortiguamiento crítico,

${\displaystyle RC={\frac {1}{2K_{p}K_{v}}}}$

${\displaystyle \omega _{c}=K_{p}K_{v}{\sqrt {2}}}$

Un filtro ligeramente más eficaz, el filtro de retardo-adelanto, incluye un polo y un cero. Esto se puede realizar con dos resistencias y un condensador. La función de transferencia para este filtro es

${\displaystyle F(s)={\frac {1+sCR_{2}}{1+sC(R_{1}+R_{2})}}}$

Este filtro tiene dos constantes de tiempo.

${\displaystyle \tau _{1}=C(R_{1}+R_{2})}$

${\displaystyle \tau _{2}=CR_{2}}$

Sustituyendo lo anterior se obtiene la siguiente frecuencia natural y factor de amortiguación

${\displaystyle \omega _{n}={\sqrt {\frac {K_{p}K_{v}}{\tau _{1}}}}}$

${\displaystyle \zeta ={\frac {1}{2\omega _{n}\tau _{1}}}+{\frac {\omega _{n}\tau _{2}}{2}}}$

Los componentes del filtro de bucle se pueden calcular de forma independiente para una frecuencia natural y un factor de amortiguación determinados.

${\displaystyle \tau _{1}={\frac {K_{p}K_{v}}{\omega _{n}^{2}}}}$

${\displaystyle \tau _{2}={\frac {2\zeta }{\omega _{n}}}-{\frac {1}{K_{p}K_{v}}}}$

El diseño de filtros de bucle en el mundo real puede ser mucho más complejo, por ejemplo, utilizando filtros de orden superior para reducir varios tipos o fuentes de ruido de fase. (Ver la referencia de D Banerjee a continuación)

Implementación de un bucle digital de bloqueo de fase en software

Los bucles de bloqueo de fase digitales se pueden implementar en hardware, utilizando circuitos integrados como un CMOS 4046. Sin embargo, con los microcontroladores cada vez más rápidos, puede tener sentido implementar un bucle de bloqueo de fase en el software para aplicaciones que no requieren bloqueo de señales en MHz. rango o más rápido, como controlar con precisión las velocidades del motor. La implementación del software tiene varias ventajas, incluida la fácil personalización del bucle de retroalimentación, incluido el cambio de la relación de multiplicación o división entre la señal que se rastrea y el oscilador de salida. Además, es útil comprender y experimentar una implementación de software. En MATLAB se presenta un ejemplo de un bucle de bloqueo de fase implementado utilizando un detector de frecuencia de fase , ya que este tipo de detector de fase es robusto y fácil de implementar.

% Este ejemplo está escrito en MATLAB% Inicializar variables vcofreq = ceros ( 1 , numeraciones ); ervec = ceros ( 1 , numeraciones ); % Realizar un seguimiento de los últimos estados de referencia, señal y señal de error qsig = 0 ; qref = 0 ; lref = 0 ; sig = 0 ; lersig = 0 ; ph = 0 ; frecuencia = 0 ;                        % Constantes de filtro de bucle (proporcional y derivada) % Actualmente potencias de dos para facilitar la multiplicación por desplazamientos prop = 1/128 ; derivada = 64 ;      for it = 1 : numeraciones % Simula un oscilador local usando un contador de 16 bits phs = mod ( phs + floor ( freq / 2 ^ 16 ), 2 ^ 16 ); ref = ph < 32768 ; % Obtiene el siguiente valor digital (0 o 1) de la señal a rastrear sig = tracksig ( it ); % Implementar el detector de frecuencia de fase primero = ~ ( qsig & qref ); % Restablece el "flip-flop" del detector de % de frecuencia de fase cuando tanto la señal como la referencia son altas qsig = ( qsig | ( sig & ~ lsig )) & rst ; % Activación del flip-flop de señal y flanco anterior de la señal qref = ( qref | ( ref & ~ lref )) & rst ; % Activar flip-flop de referencia en el borde anterior de la referencia lref = ref ; lsig = sig ; % Almacena estos valores para la siguiente iteración (para detección de bordes) ersig = qref - qsig ; % Calcular la señal de error (si la frecuencia debe aumentar o disminuir) % La señal de error viene dada por una u otra señal del flip -flop % Implementar un filtro de polo cero mediante entrada proporcional y derivada a la frecuencia filtered_ersig = ersig + ( ersig - lersig ) * derivar ; % Mantener señal de error para salida proporcional lersig = ersig ; % Integrar la frecuencia VCO usando la señal de error freq = freq - 2 ^ 16 * filtered_ersig * prop ; % La frecuencia se rastrea como una fracción binaria de punto fijo % Almacena la frecuencia VCO actual vcofreq ( 1 , it ) = freq / 2 ^ 16 ;                                                                                                           % Almacena la señal de error para mostrar si la señal o referencia es de mayor frecuencia ervec ( 1 , it ) = ersig ; fin    

En este ejemplo, se supone que una matriz tracksigcontiene una señal de referencia que se debe rastrear. El oscilador se implementa mediante un contador, cuyo bit más significativo indica el estado de encendido/apagado del oscilador. Este código simula los dos flip-flops tipo D que componen un comparador de frecuencia de fase. Cuando la referencia o la señal tiene un flanco positivo, el flip-flop correspondiente cambia a nivel alto. Una vez que tanto la referencia como la señal son altas, ambos flip-flops se reinician. Qué flip-flop está alto determina en ese instante si la referencia o señal adelanta a la otra. La señal de error es la diferencia entre estos dos valores del flip-flop. El filtro de polo cero se implementa sumando la señal de error y su derivada a la señal de error filtrada. Este a su vez se integra para encontrar la frecuencia del oscilador.

En la práctica, probablemente se insertarían otras operaciones en la retroalimentación de este bucle de fase bloqueada. Por ejemplo, si el bucle de bloqueo de fase implementara un multiplicador de frecuencia, la señal del oscilador podría dividirse en frecuencia antes de compararla con la señal de referencia.

Ver también

• Bucle bloqueado por frecuencia
• Bucle de bloqueo de fase de la bomba de carga
• Recuperación del transportista
• Mapa circular : un modelo matemático simple del bucle de bloqueo de fase que muestra tanto el bloqueo de modo como el comportamiento caótico.
• Bucle de costas
• Bucle bloqueado por retardo (DLL)
• Receptor de conversión directa
• Sintetizador digital directo
• filtro de kalman
• PLL multibit
• Reloj sincrónico de Shortt : péndulo esclavo sincronizado con el maestro (ca. 1921)

Notas

1. Si la frecuencia es constante y la fase inicial es cero, entonces la fase de una sinusoide es proporcional al tiempo.
2. Normalmente, la onda sinusoidal de referencia impulsa un circuito de diodo de recuperación escalonada para generar este tren de impulsos. El tren de impulso resultante impulsa una puerta de muestra.

Referencias

1. Christiaan Huygens, Horologium Oscillatorium … (París, Francia: F. Muguet, 1673), páginas 18-19. De la página 18: "... illudque accidit memoratu dignum,... brevi tempore reduceret". (… y vale la pena mencionar, ya que con dos relojes construidos de esta forma y que suspendemos de la misma manera, verdaderamente a la viga transversal se le asignan dos fulcros [es decir, dos relojes de péndulo fueron suspendidos de la misma viga de madera]; los movimientos de los péndulos comparten así las oscilaciones opuestas entre los dos [relojes], ya que los dos relojes en ningún momento se mueven ni siquiera una pequeña distancia, y el sonido de ambos se puede escuchar claramente siempre juntos: porque si la parte más interna [de uno de los relojes] ] se altera con un poco de ayuda, los propios relojes lo habrán restaurado en poco tiempo). Traducción al inglés proporcionada por la traducción de Ian Bruce de Horologium Oscillatorium..., páginas 16-17.
2. Ver:
   • Lord Rayleigh, La teoría del sonido (Londres, Inglaterra: Macmillan, 1896), vol. 2. La sincronización de los tubos del órgano en fase opuesta se menciona en §322c, páginas 221–222.
   • Lord Rayleigh (1907) "Notas acústicas - VII", Revista Filosófica , sexta serie, 13  : 316–333. Consulte "Diapasones con ligera influencia mutua", páginas 322–323.
3. Ver:
   • Vincent (1919) "Sobre algunos experimentos en los que dos circuitos oscilatorios mantenidos vecinos afectan un circuito resonante", Actas de la Sociedad Física de Londres , 32 , pt. 2, 84–91.
   • WH Eccles y JH Vincent, Especificaciones de patentes británicas , 163  : 462 (17 de febrero de 1920).
4. EV Appleton (1923) "La sincronización automática de osciladores de triodo", Actas de la Sociedad Filosófica de Cambridge , 21 (Parte III): 231–248. Disponible en línea en: Internet Archive.
5. Henri de Bellescize, "La réception synchrone", L'Onde Électrique (más tarde: Revue de l'Electricité et de l'Electronique ), vol. 11, páginas 230–240 (junio de 1932).
6. Ver también: patente francesa núm. 635.451 (presentada: 6 de octubre de 1931; emitida: 29 de septiembre de 1932); y la patente estadounidense "Sistema de sincronización", núm. 1.990.428 (presentada: 29 de septiembre de 1932; emitida: 5 de febrero de 1935).
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21. AJ Viterbi, Principios de comunicación coherente , McGraw-Hill, Nueva York, 1966

Otras lecturas

• Banerjee, Dean (2006), Manual de diseño, simulación y rendimiento de PLL (4.ª ed.), National Semiconductor , archivado desde el original el 2 de septiembre de 2012 , consultado el 4 de diciembre de 2012.
• Best, RE (2003), Bucles de fase bloqueada: diseño, simulación y aplicaciones , McGraw-Hill, ISBN 0-07-141201-8
• de Bellescize, Henri (junio de 1932), "La réception Synchrone", L'Onde Electrique , 11 : 230–240
• Dorf, Richard C. (1993), Manual de ingeniería eléctrica , Boca Ratón: CRC Press, Bibcode : 1993eeh..libro.....D, ISBN 0-8493-0185-8
• Egan, William F. (1998), Conceptos básicos de bloqueo de fase , John Wiley & Sons. (proporciona scripts de Matlab útiles para la simulación)
• Egan, William F. (2000), Síntesis de frecuencia por bloqueo de fase (2ª ed.), John Wiley and Sons. (proporciona scripts de Matlab útiles para la simulación)
• Gardner, Floyd M. (2005), Técnicas de bloqueo de fase (3.ª ed.), Wiley-Interscience, ISBN 978-0-471-43063-6
• Klapper, J.; Frankle, JT (1972), Sistemas de retroalimentación de frecuencia y bloqueo de fase , Academic Press. (Demodulación FM)
• Kundert, Ken (agosto de 2006), Predicción del ruido de fase y la fluctuación de los sintetizadores de frecuencia basados ​​en PLL (PDF) (4g ed.), Designer's Guide Consulting, Inc.
• Liu, Mingliang (21 de febrero de 2006), Construya un PLL CMOS de 1,5 V y 2,4 GHz, línea de diseño de red inalámbrica, archivado desde el original el 1 de julio de 2010. Un artículo sobre el diseño de un PLL IC estándar para aplicaciones Bluetooth.
• Wolaver, Dan H. (1991), Diseño de circuito de bucle de bloqueo de fase , Prentice Hall, ISBN 0-13-662743-9

enlaces externos

• Cebador de bucle bloqueado en fase: incluye vídeo incrustado
• Excel Unusual alberga un modelo PLL animado y tutoriales para codificar dicho modelo.