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circuito asíncrono

Circuito asíncrono ( circuito sin reloj o temporizador automático ) [1] : Conferencia 12  [nota 1] [2] : 157–186  es un circuito lógico digital secuencial que no utiliza un circuito de reloj global o un generador de señales para sincronizar sus componentes. [1] [3] : 3–5  En cambio, los componentes son controlados por un circuito de intercambio que indica la finalización de un conjunto de instrucciones. El protocolo de enlace funciona mediante protocolos simples de transferencia de datos . [3] : 115  Muchos circuitos síncronos se desarrollaron a principios de la década de 1950 como parte de sistemas asíncronos más grandes (por ejemplo, ORDVAC ). Los circuitos asíncronos y la teoría que los rodea son parte de varios pasos en el diseño de circuitos integrados , un campo de la ingeniería electrónica digital .

Los circuitos asíncronos se diferencian de los circuitos síncronos , en los que los cambios en los valores de la señal en el circuito se activan mediante pulsos repetitivos llamados señal de reloj . La mayoría de los dispositivos digitales actuales utilizan circuitos síncronos. Sin embargo, los circuitos asíncronos tienen potencial para ser mucho más rápidos, tener un menor nivel de consumo de energía, interferencia electromagnética y mejor modularidad en sistemas grandes. Los circuitos asíncronos son un área activa de investigación en el diseño de lógica digital . [4] [5]

No fue hasta la década de 1990 cuando productos comerciales de la vida real demostraron la viabilidad de los circuitos asíncronos. [3] : 4 

Descripción general

Todos los circuitos lógicos digitales se pueden dividir en lógica combinacional , en la que las señales de salida dependen únicamente de las señales de entrada actuales, y lógica secuencial , en la que la salida depende tanto de la entrada actual como de las entradas pasadas. En otras palabras, la lógica secuencial es lógica combinacional con memoria . Prácticamente todos los dispositivos digitales prácticos requieren lógica secuencial. La lógica secuencial se puede dividir en dos tipos, lógica síncrona y lógica asíncrona.

Circuitos sincrónicos

En los circuitos lógicos síncronos , un oscilador electrónico genera una serie repetitiva de pulsos igualmente espaciados llamada señal de reloj . La señal de reloj se suministra a todos los componentes del IC. Los flip-flops solo giran cuando son activados por el flanco del pulso del reloj, por lo que los cambios en las señales lógicas en todo el circuito comienzan al mismo tiempo y a intervalos regulares. La salida de todos los elementos de la memoria en un circuito se llama estado del circuito. El estado de un circuito síncrono cambia sólo con el pulso del reloj. Los cambios de señal requieren una cierta cantidad de tiempo para propagarse a través de las puertas lógicas combinacionales del circuito. Este tiempo se llama retraso de propagación .

A partir de 2021, la sincronización de los circuitos integrados síncronos modernos requiere importantes esfuerzos de ingeniería y sofisticadas herramientas de automatización de diseño . [6] Los diseñadores deben asegurarse de que la llegada del reloj no sea defectuosa. Con el tamaño y la complejidad cada vez mayores de los circuitos integrados (por ejemplo, ASIC ), es una tarea desafiante. [6] En circuitos grandes, las señales enviadas a través de la red de distribución de reloj a menudo terminan en diferentes momentos y en diferentes partes. [6] Este problema se conoce ampliamente como " desviación del reloj ". [6] [7] : xiv 

La velocidad de reloj máxima posible está limitada por la ruta lógica con el retraso de propagación más largo, denominada ruta crítica. Por eso, las rutas que pueden operar rápidamente están inactivas la mayor parte del tiempo. Una red de reloj ampliamente distribuida disipa mucha energía útil y debe funcionar independientemente de que el circuito reciba entradas o no. [6] Debido a este nivel de complejidad, las pruebas y la depuración requieren más de la mitad del tiempo de desarrollo en todas las dimensiones para los circuitos síncronos. [6]

Circuitos asíncronos

Los circuitos asíncronos no necesitan un reloj global y el estado del circuito cambia tan pronto como cambian las entradas. Es posible que se sigan empleando los bloques funcionales locales, pero aún se puede tolerar el problema de la desviación del reloj . [7] : xiv  [3] : 4 

Dado que los circuitos asíncronos no tienen que esperar un pulso de reloj para comenzar a procesar las entradas, pueden operar más rápido. En teoría, su velocidad está limitada únicamente por los retrasos de propagación de las puertas lógicas y otros elementos. [7] : xiv 

Sin embargo, los circuitos asíncronos son más difíciles de diseñar y están sujetos a problemas que no se encuentran en los circuitos síncronos. Esto se debe a que el estado resultante de un circuito asíncrono puede ser sensible a los tiempos de llegada relativos de las entradas a las puertas. Si las transiciones en dos entradas llegan casi al mismo tiempo, el circuito puede entrar en un estado incorrecto dependiendo de ligeras diferencias en los retardos de propagación de las puertas.

Esto se llama condición de carrera . En los circuitos síncronos, este problema es menos grave porque las condiciones de carrera solo pueden ocurrir debido a entradas externas al sistema síncrono, llamadas entradas asíncronas .

Aunque se han construido algunos sistemas digitales totalmente asíncronos (ver más abajo), hoy en día los circuitos asíncronos se usan típicamente en algunas partes críticas de sistemas que de otro modo serían síncronos donde la velocidad es muy importante, como los circuitos de procesamiento de señales.

Fundamento teórico

La teoría original de los circuitos asíncronos fue creada por David E. Muller a mediados de la década de 1950. [8] Esta teoría fue presentada más tarde en el conocido libro "Switching Theory" de Raymond Miller. [9]

El término "lógica asíncrona" se utiliza para describir una variedad de estilos de diseño, que utilizan diferentes suposiciones sobre las propiedades del circuito. [10] Estos varían desde el modelo de retardo agrupado – que utiliza elementos de procesamiento de datos "convencionales" con finalización indicada por un modelo de retardo generado localmente – hasta el diseño insensible al retardo – donde se pueden acomodar retardos arbitrarios a través de elementos del circuito. El último estilo tiende a producir circuitos que son más grandes que las implementaciones de datos agrupados, pero que son insensibles al diseño y las variaciones paramétricas y, por lo tanto, son "correctos por diseño".

Lógica asincrónica

La lógica asíncrona es la lógica necesaria para el diseño de sistemas digitales asíncronos. Estos funcionan sin una señal de reloj y, por lo tanto, no se puede confiar en que los elementos lógicos individuales tengan un estado discreto verdadero/falso en un momento dado. La lógica booleana (de dos valores) es inadecuada para esto y, por lo tanto, se requieren extensiones.

Desde 1984, Vadim O. Vasyukevich desarrolló un enfoque basado en nuevas operaciones lógicas a las que llamó venunción (con el operador asíncrono " x ∠ y " que significa "cambiar x en el fondo y " o "si x cuando y entonces") y secuencia ( con signos de prioridad " x i ≻ x j " y " x i ≺ x j "). Esto tiene en cuenta no sólo el valor actual de un elemento, sino también su historial . [11] [12] [13] [14] [15]

Karl M. Fant desarrolló un tratamiento teórico diferente de la lógica asincrónica en su trabajo Diseño determinado lógicamente en 2005, que utilizó lógica de cuatro valores, siendo nulo e intermedio los valores adicionales. Esta arquitectura es importante porque es casi insensible al retraso . [16] [17] Scott C. Smith y Jia Di desarrollaron una variación de potencia ultrabaja de la lógica de convención nula de Fant que incorpora CMOS de umbral múltiple . [18] Esta variación se denomina lógica de convención nula de umbrales múltiples (MTNCL) o, alternativamente, lógica de convención de suspensión (SCL). [19]

Redes de Petri

Las redes de Petri son un modelo atractivo y potente para razonar sobre circuitos asíncronos (consulte Modelos de concurrencia posteriores ). Leonid Rosenblum, Alex Yakovlev [20] y Tam-Anh Chu propusieron de forma independiente en 1985 un tipo particularmente útil de redes de Petri interpretadas, llamados gráficos de transición de señales (STG). [21] Desde entonces, los STG se han estudiado ampliamente en la teoría y la práctica, [22] [23] lo que ha llevado al desarrollo de herramientas de software populares para el análisis y la síntesis de circuitos de control asíncronos, como Petrify [24] y Workcraft. [25]

Posteriormente a las redes de Petri se han desarrollado otros modelos de concurrencia que pueden modelar circuitos asíncronos, incluido el modelo Actor y los cálculos de procesos .

Beneficios

Los circuitos asíncronos han demostrado una variedad de ventajas. Tanto los circuitos cuasi insensibles al retardo (QDI) (generalmente aceptados como la forma más "pura" de lógica asincrónica que conserva la universalidad computacional) [ cita necesaria ] como formas menos puras de circuitos asincrónicos que utilizan restricciones de tiempo para un mayor rendimiento y un área más baja. y el poder presentan varias ventajas.

Desventajas

Comunicación

Hay varias formas de crear canales de comunicación asincrónicos que se pueden clasificar por su protocolo y codificación de datos.

Protocolos

Hay dos familias de protocolos ampliamente utilizadas que se diferencian en la forma en que se codifican las comunicaciones:

Ilustración de apretones de manos de dos y cuatro fases. Arriba: un remitente y un receptor se comunican con señales simples de solicitud y reconocimiento. El remitente controla la línea de solicitud y el receptor controla la línea de reconocimiento. Medio: Diagrama de tiempos de dos comunicaciones bifásicas. Abajo: Diagrama de tiempos de una comunicación de cuatro fases.

A pesar de implicar más transiciones por comunicación, los circuitos que implementan protocolos de cuatro fases suelen ser más rápidos y simples que los protocolos de dos fases porque las líneas de señal regresan a su estado original al final de cada comunicación. En protocolos de dos fases, las implementaciones del circuito tendrían que almacenar internamente el estado de la línea de señal.

Tenga en cuenta que estas distinciones básicas no tienen en cuenta la amplia variedad de protocolos. Estos protocolos pueden codificar sólo solicitudes y acuses de recibo o también codificar los datos, lo que lleva a la popular codificación de datos de múltiples cables. Se han propuesto muchos otros protocolos menos comunes, incluido el uso de un solo cable para solicitud y reconocimiento, el uso de varios voltajes significativos, el uso solo de pulsos o tiempos de equilibrio para eliminar los pestillos.

Codificación de datos

Hay dos codificaciones de datos ampliamente utilizadas en circuitos asíncronos: codificación de datos agrupados y codificación multirraíl.

Otra forma común de codificar los datos es utilizar varios cables para codificar un solo dígito: el valor lo determina el cable en el que ocurre el evento. Esto evita algunas de las suposiciones de retraso necesarias con la codificación de datos agrupados, ya que la solicitud y los datos ya no están separados.

Codificación de datos incluidos

La codificación de datos agrupados utiliza un cable por bit de datos con una solicitud y una señal de reconocimiento; esta es la misma codificación utilizada en circuitos síncronos sin la restricción de que las transiciones ocurran en el flanco del reloj. La solicitud y el reconocimiento se envían por cables separados con uno de los protocolos anteriores. Estos circuitos suelen asumir un modelo de retardo acotado con las señales de finalización retrasadas el tiempo suficiente para que se realicen los cálculos.

En funcionamiento, el remitente señala la disponibilidad y validez de los datos mediante una solicitud. Luego, el receptor indica la finalización con un acuse de recibo, indicando que puede procesar nuevas solicitudes. Es decir, la solicitud se incluye con los datos, de ahí el nombre "datos empaquetados".

Los circuitos de datos agrupados a menudo se denominan microcanalizaciones, ya sea que utilicen un protocolo de dos o cuatro fases, incluso si el término se introdujo inicialmente para datos agrupados de dos fases.

Una comunicación de datos agrupados de 4 fases. Arriba: un remitente y un receptor están conectados mediante líneas de datos, una línea de solicitud y una línea de reconocimiento. Abajo: diagrama de tiempos de una comunicación de datos agrupada. Cuando la línea de solicitud es baja, los datos se considerarán inválidos y sujetos a cambios en cualquier momento.

Codificación multirraíl

La codificación multirraíl utiliza varios cables sin una relación uno a uno entre bits y cables y una señal de reconocimiento separada. La disponibilidad de datos se indica mediante las propias transiciones en uno o más cables de datos (dependiendo del tipo de codificación multirraíl) en lugar de con una señal de solicitud como en la codificación de datos agrupados. Esto proporciona la ventaja de que la comunicación de datos es insensible a los retrasos. Dos codificaciones multirraíl comunes son one-hot y dual-rail. La codificación one-hot (también conocida como 1 de n) representa un número en base n con una comunicación en uno de los n cables. La codificación de doble carril utiliza pares de cables para representar cada bit de los datos, de ahí el nombre "doble carril"; un cable del par representa el valor de bit 0 y el otro representa el valor de bit 1. Por ejemplo, un número de dos bits codificado en doble carril se representará con dos pares de cables para cuatro cables en total. Durante una comunicación de datos, las comunicaciones se producen en uno de cada par de cables para indicar los bits de datos. En el caso general, una codificación m n representa datos como m palabras de base n.

Esquema de comunicaciones de doble carril y 1 de 4. Arriba: un remitente y un receptor están conectados mediante líneas de datos y una línea de reconocimiento. Medio: diagrama de tiempo del remitente que comunica los valores 0, 1, 2 y luego 3 al receptor con la codificación 1 de 4. Abajo: Diagrama de tiempos del emisor comunicando los mismos valores al receptor con codificación de doble carril. Para este tamaño de datos particular, la codificación de doble carril es la misma que una codificación 2x1 de 2.

Codificación de doble carril

La codificación de doble carril con protocolo de cuatro fases es la más común y también se llama codificación de tres estados , ya que tiene dos estados válidos (10 y 01, después de una transición) y un estado de reinicio (00). Otra codificación común, que conduce a una implementación más simple que la de dos carriles monofásicos y de dos fases, es la codificación de cuatro estados , o carril dual codificado por nivel, y utiliza un bit de datos y un bit de paridad para lograr una codificación de dos fases. protocolo.

CPU asíncrona

Las CPU asíncronas son una de varias ideas para cambiar radicalmente el diseño de la CPU .

A diferencia de un procesador convencional, un procesador sin reloj (CPU asíncrono) no tiene un reloj central para coordinar el progreso de los datos a través de la tubería. En cambio, las etapas de la CPU se coordinan mediante dispositivos lógicos llamados "controles de tubería" o "secuenciadores FIFO". Básicamente, el controlador de tubería registra la siguiente etapa de la lógica cuando se completa la etapa existente. De esta forma se hace innecesario un reloj central. En realidad, puede ser incluso más fácil implementar dispositivos de alto rendimiento en lógica asíncrona, en lugar de lógica sincronizada:

Los defensores de la lógica asincrónica creen que estas capacidades tendrían estos beneficios:

La mayor desventaja de la CPU sin reloj es que la mayoría de las herramientas de diseño de CPU asumen una CPU sincronizada (es decir, un circuito síncrono ). Muchas herramientas "imponen prácticas de diseño sincrónico". [35] Crear una CPU sin reloj (diseñar un circuito asíncrono) implica modificar las herramientas de diseño para manejar la lógica sin reloj y realizar pruebas adicionales para garantizar que el diseño evite problemas metaestables . El grupo que diseñó AMULET , por ejemplo, desarrolló una herramienta llamada LARD [36] para hacer frente al complejo diseño de AMULET3.

Ejemplos

A pesar de todas las dificultades, se han construido numerosas CPU asíncronas.

El ORDVAC de 1951 fue el sucesor del ENIAC y el primer ordenador asíncrono jamás construido. [37] [38]

El ILLIAC II fue el primer diseño de procesador completamente asíncrono e independiente de la velocidad jamás construido; Era la computadora más poderosa de la época. [37]

Los módulos de transferencia de registros DEC PDP-16 (ca. 1973) permitieron al experimentador construir elementos de procesamiento asíncronos de 16 bits. Los retrasos para cada módulo se solucionaron y se basaron en el peor momento del módulo.

Caltech

Desde mediados de la década de 1980, Caltech ha diseñado cuatro CPU no comerciales en un intento de evaluar el rendimiento y la eficiencia energética de los circuitos asíncronos. [39] [40]

Microprocesador asíncrono (CAM) de Caltech

En 1988, el microprocesador asíncrono (CAM) de Caltech fue el primer microprocesador asíncrono casi insensible al retardo (QDI) fabricado por Caltech. [39] [41] El procesador tenía RISC ISA de 16 bits de ancho y memorias de datos e instrucciones separadas . [39] Fue fabricado por MOSIS y financiado por DARPA . El proyecto fue supervisado por la Oficina de Investigación Naval , la Oficina de Investigación del Ejército y la Oficina de Investigación Científica de la Fuerza Aérea . [39] : 12 

Durante las demostraciones, los investigadores cargaron un programa simple que se ejecutaba en un bucle cerrado, pulsando una de las líneas de salida después de cada instrucción. Esta línea de salida estaba conectada a un osciloscopio. Cuando se colocaba una taza de café caliente sobre el chip, la frecuencia del pulso (la "frecuencia de reloj" efectiva) naturalmente disminuía para adaptarse al empeoramiento del rendimiento de los transistores calentados. Cuando se vertió nitrógeno líquido sobre el chip, la velocidad de instrucción se disparó sin intervención adicional. Además, a temperaturas más bajas, el voltaje suministrado al chip se podía aumentar de forma segura, lo que también mejoraba la velocidad de instrucción, nuevamente, sin configuración adicional. [ cita necesaria ]

Cuando se implementa en arseniuro de galio ( HGaAs
3) se afirmó que alcanzaba 100MIPS. [39] : 5  En general, el trabajo de investigación interpretó el rendimiento resultante de CAM como superior en comparación con las alternativas comerciales disponibles en ese momento. [39] : 5 

MiniMIPS

En 1998 se creó el MiniMIPS, un microcontrolador asíncrono experimental basado en MIPS I. Aunque el rendimiento previsto por SPICE fue de alrededor de 280 MIPS a 3,3 V, la implementación sufrió varios errores en el diseño (error humano) y los resultados resultaron ser inferiores en aproximadamente un 40% (ver tabla). [39] : 5 

El Lutonio 8051

Fabricado en 2003, era un microcontrolador asíncrono casi insensible al retardo diseñado para la eficiencia energética. [40] [39] : 9  La implementación del microcontrolador siguió la arquitectura de Harvard . [40]

Epson

En 2004, Epson fabricó el primer microprocesador flexible del mundo llamado ACT11, un chip asíncrono de 8 bits. [42] [43] [44] [45] [46] Los procesadores flexibles síncronos son más lentos, ya que doblar el material sobre el que se fabrica un chip provoca variaciones salvajes e impredecibles en los retrasos de varios transistores, para los cuales se deben considerar los peores escenarios. se debe asumir en todas partes y todo debe sincronizarse al peor de los casos. El procesador está pensado para su uso en tarjetas inteligentes , cuyos chips actualmente tienen un tamaño limitado a aquellos lo suficientemente pequeños como para que puedan permanecer perfectamente rígidos.

IBM

En 2014, IBM anunció un chip desarrollado por SyNAPSE que se ejecuta de forma asíncrona, con uno de los recuentos de transistores más altos jamás producidos. El chip de IBM consume órdenes de magnitud menos de energía que los sistemas informáticos tradicionales en los puntos de referencia de reconocimiento de patrones. [47]

Línea de tiempo

Ver también

Notas

  1. ^ Son posibles circuitos globalmente asíncronos y localmente síncronos .
  2. ^ También se utilizó Dhrystone . [39] : 4, 8 

Referencias

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Otras lecturas

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