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circuito síncrono

En electrónica digital , un circuito síncrono es un circuito digital en el que los cambios de estado de los elementos de la memoria se sincronizan mediante una señal de reloj . En un circuito lógico digital secuencial , los datos se almacenan en dispositivos de memoria llamados flip-flops o pestillos. La salida de un flip-flop es constante hasta que se aplica un pulso a su entrada de "reloj", tras lo cual la entrada del flip-flop se bloquea en su salida. En un circuito lógico síncrono, un oscilador electrónico llamado reloj genera una cadena (secuencia) de pulsos, la "señal de reloj". Esta señal de reloj se aplica a cada elemento de almacenamiento, por lo que en un circuito síncrono ideal, cada cambio en los niveles lógicos de sus componentes de almacenamiento es simultáneo. Idealmente, la entrada a cada elemento de almacenamiento ha alcanzado su valor final antes de que ocurra el siguiente reloj, por lo que el comportamiento de todo el circuito se puede predecir con exactitud. En la práctica, se requiere cierto retraso para cada operación lógica, lo que da como resultado limitaciones de velocidad máxima a las que puede funcionar cada sistema síncrono.

Para que estos circuitos funcionen correctamente es necesario tener mucho cuidado en el diseño de las redes de distribución de relojes . El análisis de sincronización estática se utiliza a menudo para determinar la velocidad máxima de funcionamiento segura.

Casi todos los circuitos digitales, y en particular casi todas las CPU, son circuitos totalmente síncronos con un reloj global. Las excepciones suelen compararse con circuitos totalmente síncronos. Las excepciones incluyen circuitos autosíncronos, [1] [2] [3] [4] circuitos globalmente asíncronos , localmente síncronos y circuitos totalmente asíncronos .

Ver también

Referencias

  1. ^ Laboratorios Asada e Ikeda. "Circuito autosincrónico". "FPGA autosíncrona". 2009.
  2. ^ "bloques lógicos configurables autosíncronos".
  3. ^ Devlin, Benjamín; Ikeda, Makoto; Asada, Kunihiro. "Operación de energía mínima con escalamiento de voltaje y activación de energía autónoma a nivel de puerta autosíncrona". 2012. doi :10.1587/transele.E95.C.546
  4. ^ Devlin, B.; Ueki, H.; Mori, S.; Miyauchi, S.; Ikeda, M.; Asada, K. "Análisis de rendimiento y ataque de canal lateral de un elemento de procesamiento multiplicador de Montgomery autosincrónico para RSA en CMOS de 40 nm". 2012. doi :10.1109/ASSCC.2012.6570807