Zero ASIC Corporation , anteriormente Adapteva, Inc. , es una empresa de semiconductores sin fábrica que se centra en el diseño de microprocesadores de bajo consumo y muchos núcleos . La empresa fue la segunda en anunciar un diseño con 1000 núcleos de procesamiento especializados en un solo circuito integrado . [1] [2]
Adapteva se fundó en 2008 con el objetivo de ofrecer un rendimiento de punto flotante diez veces superior por vatio al mercado de dispositivos móviles. Los productos se basan en su arquitectura Epiphany de múltiples núcleos , múltiples instrucciones y múltiples datos (MIMD) y en su proyecto Parallella Kickstarter , que promovía "una supercomputadora para todos" en septiembre de 2012. El nombre de la empresa es una combinación de "adapt" y la palabra hebrea "Teva", que significa naturaleza.
Adapteva fue fundada en marzo de 2008 por Andreas Olofsson. La empresa se fundó con el objetivo de lograr un avance de 10 veces en la eficiencia energética del procesamiento de punto flotante para el mercado de dispositivos móviles . En mayo de 2009, Olofsson tenía un prototipo de un nuevo tipo de arquitectura de computadora multinúcleo masivamente paralela . El prototipo inicial se implementó en 65 nm y tenía 16 núcleos de microprocesador independientes. Los prototipos iniciales permitieron a Adapteva asegurar US$1,5 millones en financiación de serie A de BittWare, una empresa de Concord, New Hampshire , en octubre de 2009. [3]
El primer chip comercial de Adapteva empezó a comercializarse a principios de mayo de 2011 y poco después anunciaron la capacidad de colocar hasta 4.096 núcleos en un solo chip.
El Epiphany III se anunció en octubre de 2011 utilizando procesos de fabricación de 28 nm y 65 nm.
La familia principal de productos de Adapteva es la arquitectura MIMD multinúcleo escalable Epiphany . La arquitectura Epiphany podría acomodar chips con hasta 4.096 microprocesadores RISC fuera de orden , todos compartiendo un único espacio de memoria plana de 32 bits . Cada procesador RISC en la arquitectura Epiphany es superescalar con un microprocesador de archivo de registro unificado de 64 × 32 bits (enteros o de precisión simple ) que opera hasta 1 GHz y es capaz de 2 GFLOPS (precisión simple). Los procesadores RISC de Epiphany utilizan una arquitectura de conjunto de instrucciones (ISA) personalizada optimizada para coma flotante de precisión simple , [4] pero son programables en ANSI C de alto nivel utilizando una cadena de herramientas GNU-GCC estándar . Cada procesador RISC (en las implementaciones actuales; no fijo en la arquitectura) tiene 32 KB de memoria local. El código (posiblemente duplicado en cada núcleo) y el espacio de pila deben estar en esa memoria local ; Además, la mayoría de los datos temporales deberían caber allí para obtener la máxima velocidad. También se pueden utilizar datos de la memoria local de otros núcleos de procesador con una penalización de velocidad, o de la RAM externa al chip con una penalización de velocidad mucho mayor.
La arquitectura de memoria no emplea una jerarquía explícita de cachés de hardware , similar al procesador Sony/Toshiba/IBM Cell , pero con el beneficio adicional de soportar cargas y almacenamientos fuera del chip y entre núcleos (lo que simplifica la migración de software a la arquitectura). Es una implementación de hardware de espacio de direcciones global particionado . [ cita requerida ]
Esto eliminó la necesidad de un hardware complejo de coherencia de caché , que impone un límite práctico a la cantidad de núcleos en un sistema multinúcleo tradicional . El diseño permite al programador aprovechar un mayor conocimiento previo de los patrones de acceso a datos independientes para evitar el costo de tiempo de ejecución que implica averiguarlo. Todos los nodos del procesador están conectados a través de una red en chip , lo que permite un paso de mensajes eficiente. [5]
La arquitectura está diseñada para escalar casi indefinidamente, con 4 enlaces electrónicos que permiten combinar múltiples chips en una topología de red, lo que permite sistemas con miles de núcleos.
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El 19 de agosto de 2012, Adapteva publicó algunas especificaciones e información sobre los coprocesadores multinúcleo Epiphany. [6]
En septiembre de 2012, se produjo una versión de 16 núcleos, Epiphany-III (E16G301), utilizando un chip de 65 nm [9] (11,5 mm2 , 500 MHz [10] ) y se produjeron muestras de ingeniería de Epiphany-IV de 64 núcleos (E64G401) utilizando el proceso GlobalFoundries de 28 nm (800 MHz). [11]
Los principales mercados para la arquitectura multinúcleo Epiphany incluyen:
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En septiembre de 2012, Adapteva inició el proyecto Parallella en Kickstarter , que se comercializó como " Una supercomputadora para todos ". Se publicaron manuales de referencia de arquitectura para la plataforma como parte de la campaña para atraer la atención hacia el proyecto. [12] La meta de financiación de 750.000 dólares estadounidenses se alcanzó en un mes, con una contribución mínima de 99 dólares estadounidenses que daba derecho a los patrocinadores a obtener un dispositivo; aunque la fecha límite inicial se fijó para mayo de 2013, las primeras computadoras de placa única con chip Epiphany de 16 núcleos finalmente se enviaron en diciembre de 2013. [13]
Se prevé que el tamaño del tablero sea de 86 mm × 53 mm (3,4 pulgadas × 2,1 pulgadas). [14] [15] [16]
La campaña Kickstarter recaudó 898.921 dólares estadounidenses. [17] [18] La meta de recaudar 3 millones de dólares estadounidenses no tuvo éxito, por lo que no se producirá en masa ninguna versión de 64 núcleos de Parallella. [19] Los usuarios de Kickstarter que hayan donado más de 750 dólares estadounidenses recibirán la variante "parallella-64" con un coprocesador de 64 núcleos (fabricado a partir de la fabricación inicial del prototipo con un rendimiento de 50 chips por oblea). [20]
En 2016, la empresa había desarrollado una variante de 64 bits y 1024 núcleos de su arquitectura Epiphany que incluía: almacenamiento local más grande (64 KB), direccionamiento de 64 bits, aritmética de punto flotante de doble precisión o SIMD de precisión simple e instrucciones de números enteros de 64 bits, implementadas en el nodo de proceso de 16 nm. [21] Este diseño incluía mejoras en el conjunto de instrucciones destinadas a aplicaciones de criptografía y aprendizaje profundo . En julio de 2017, el fundador de Adapteva se convirtió en gerente de programa MTO de DARPA [22] y anunció que era "poco probable" que Epiphany V estuviera disponible como producto comercial. [23]
El Parallella de 16 núcleos alcanza aproximadamente 5,0 GFLOPS/W, y el Epiphany-IV de 64 núcleos fabricado con 28 nm se estima en 50 GFLOPS/W (precisión simple), [24] y el sistema de 32 placas basado en ellos alcanza 15 GFLOPS/W. [25] A modo de comparación, las mejores GPU de AMD y Nvidia alcanzaron 10 GFLOPS/W para precisión simple en el período 2009-2011. [26]