LPDDR
La LPDDR SDRAM moderna es distinta de la DDR SDRAM, con varias diferencias que hacen que la tecnología sea más apropiada para dispositivos móviles.
Los módulos de memoria que implementan estas frecuencias más altas se utilizan en MacBooks y portátiles para juegos.
Además, los chips son más pequeños y utilizan menos espacio en la placa que sus equivalentes no móviles.
Samsung y Micron son dos de los principales proveedores de esta tecnología, que se utiliza en dispositivos de tableta y teléfono como el iPhone 3GS, iPad original, Samsung Galaxy Tab 7.0 y Motorola Droid X.
[3] Un nuevo estándar JEDEC JESD209-2E define una interfaz DDR de bajo consumo más dramáticamente revisada.
Por lo tanto, las transferencias en ráfaga siempre comienzan en direcciones pares.
LPDDR3 es compatible con los tipos de empaquetado en paquete (PoP) y discretos.
Sin embargo, el estándar solo especifica precarga DRAM 8n no incluye los comandos de memoria flash.
[13][14] Los cambios importantes incluyen:[cita requerida] El estándar define paquetes SDRAM que contienen dos canales de acceso independientes de 16 bits, cada uno conectado a hasta dos matrices por paquete.
Por tanto, el paquete se puede conectar de tres formas:[cita requerida] Cada dado proporciona 4, 6, 8, 12 o 16 gibibit de memoria, la mitad para cada canal.
Ampliación a 24 y 32 gibibit está planeado, pero aún no se decide si esto se hará aumentando el número de filas, su ancho o el número de bancos.
También se definen paquetes más grandes que proporcionan doble ancho (cuatro canales) y hasta cuatro matrices por par de canales (8 matrices en total por paquete).
Los comandos requieren 2 ciclos de reloj y las operaciones que codifican una dirección (por ejemplo, activar fila, leer o escribir columna) requieren dos comandos.
Cuando es alto, los otros 8 bits se complementan tanto con el transmisor como con el receptor.
La inversión del bus de datos se puede habilitar por separado para lecturas y escrituras.
[cita requerida] LPDDR4 también incluye un mecanismo de "actualización de fila dirigida" para evitar la corrupción debido a la vulnerabilidad Row hammer en filas adyacentes.
LPDDR5 introduce los siguientes cambios:[21] El controlador de memoria Intel Tiger Lake es compatible con LPDDR5.
