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Acelerador de IA

Un acelerador de IA , procesador de aprendizaje profundo o unidad de procesamiento neuronal ( NPU ) es una clase de acelerador de hardware especializado [1] o sistema informático [2] [3] diseñado para acelerar aplicaciones de inteligencia artificial y aprendizaje automático , incluidas redes neuronales artificiales y visión artificial . Las aplicaciones típicas incluyen algoritmos para robótica , Internet de las cosas y otras tareas intensivas en datos o impulsadas por sensores. [4] A menudo son diseños de muchos núcleos y generalmente se centran en aritmética de baja precisión , arquitecturas de flujo de datos novedosas o capacidad de computación en memoria . A partir de 2024 , un chip de circuito integrado de IA típico contiene decenas de miles de millones de MOSFET . [5]

Los aceleradores de IA, como las unidades de procesamiento neuronal (NPU), se utilizan en dispositivos móviles como los iPhone de Apple y los teléfonos móviles Huawei , [6] y ordenadores personales como los portátiles Intel , [7] los portátiles AMD [8] y los Mac con silicio de Apple . [9] Los aceleradores se utilizan en servidores de computación en la nube , incluidas las unidades de procesamiento tensorial (TPU) en Google Cloud Platform [10] y los chips Trainium e Inferentia en Amazon Web Services . [11] Existen varios términos específicos de cada proveedor para los dispositivos de esta categoría, y es una tecnología emergente sin un diseño dominante .

Las unidades de procesamiento gráfico diseñadas por empresas como Nvidia y AMD a menudo incluyen hardware específico para IA y se utilizan comúnmente como aceleradores de IA, tanto para entrenamiento como para inferencia . [12]

Historia

Los sistemas informáticos han complementado frecuentemente la CPU con aceleradores de propósito especial para tareas especializadas, conocidos como coprocesadores . Las unidades de hardware específicas de la aplicación notables incluyen tarjetas de video para gráficos , tarjetas de sonido , unidades de procesamiento gráfico y procesadores de señal digital . A medida que las cargas de trabajo de aprendizaje profundo e inteligencia artificial ganaron importancia en la década de 2010, se desarrollaron unidades de hardware especializadas o se adaptaron a partir de productos existentes para acelerar estas tareas.

Primeros intentos

Los primeros intentos, como el ETANN 80170NX de Intel, incorporaron circuitos analógicos para calcular funciones neuronales. [13]

Más tarde, aparecieron chips totalmente digitales, como el Nestor/Intel Ni1000 . Ya en 1993, los procesadores de señales digitales se utilizaban como aceleradores de redes neuronales para acelerar el software de reconocimiento óptico de caracteres . [14]

En 1988, Wei Zhang et al. habían analizado implementaciones ópticas rápidas de redes neuronales convolucionales para el reconocimiento del alfabeto. [15] [16]

En la década de 1990, también hubo intentos de crear sistemas paralelos de alto rendimiento para estaciones de trabajo destinadas a diversas aplicaciones, incluidas las simulaciones de redes neuronales. [17] [18]

Los aceleradores basados ​​en FPGA también se exploraron por primera vez en la década de 1990, tanto para inferencia como para entrenamiento. [19] [20]

En 2014, Chen et al. propusieron DianNao (que en chino significa "cerebro eléctrico"), [21] especialmente para acelerar las redes neuronales profundas. DianNao proporciona un rendimiento máximo de 452 Gop/s (de operaciones clave en redes neuronales profundas) en una huella de 3,02 mm2 y 485 mW. Más tarde, el mismo grupo propuso los sucesores (DaDianNao, [22] ShiDianNao, [23] PuDianNao [24] ), formando la familia DianNao [25].

Los teléfonos inteligentes comenzaron a incorporar aceleradores de IA a partir del Qualcomm Snapdragon 820 en 2015. [26] [27]

Computación heterogénea

La computación heterogénea incorpora muchos procesadores especializados en un solo sistema, o un solo chip, cada uno optimizado para un tipo específico de tarea. Arquitecturas como el microprocesador Cell [28] tienen características que se superponen significativamente con los aceleradores de IA, incluyendo: soporte para aritmética empaquetada de baja precisión, arquitectura de flujo de datos y priorización del rendimiento sobre la latencia. El microprocesador Cell se ha aplicado a una serie de tareas [29] [30] [31] incluida la IA. [32] [33] [34]

En la década de 2000, las CPU también ganaron unidades SIMD cada vez más amplias , impulsadas por cargas de trabajo de video y juegos; así como soporte para tipos de datos empaquetados de baja precisión . [35] Debido al aumento del rendimiento de las CPU, también se utilizan para ejecutar cargas de trabajo de IA. Las CPU son superiores para DNN con paralelismo de pequeña o mediana escala, para DNN dispersas y en escenarios de tamaño de lote bajo.

Uso de GPU

Las unidades de procesamiento gráfico o GPU son hardware especializado para la manipulación de imágenes y el cálculo de propiedades locales de imágenes. La base matemática de las redes neuronales y la manipulación de imágenes son tareas similares y vergonzosamente paralelas que involucran matrices, lo que hace que las GPU se utilicen cada vez más para tareas de aprendizaje automático. [36] [37]

En 2012, Alex Krizhevsky adoptó dos GPU para entrenar una red de aprendizaje profundo, es decir, AlexNet, [38] que ganó el campeonato de la competencia ISLVRC-2012. Durante la década de 2010, los fabricantes de GPU como Nvidia agregaron características relacionadas con el aprendizaje profundo tanto en hardware (por ejemplo, operadores INT8) como en software (por ejemplo, biblioteca cuDNN).

Durante la década de 2010, las GPU continuaron evolucionando en una dirección para facilitar el aprendizaje profundo, tanto para el entrenamiento como para la inferencia en dispositivos como los automóviles autónomos . [39] [40] Los desarrolladores de GPU como Nvidia NVLink están desarrollando capacidad de conexión adicional para el tipo de cargas de trabajo de flujo de datos de las que se beneficia la IA. A medida que las GPU se han aplicado cada vez más a la aceleración de la IA, los fabricantes de GPU han incorporado hardware específico de redes neuronales para acelerar aún más estas tareas. [41] [42] Los núcleos tensores están destinados a acelerar el entrenamiento de redes neuronales. [42]

Las GPU siguen utilizándose en aplicaciones de IA a gran escala. Por ejemplo, Summit , una supercomputadora de IBM para el Laboratorio Nacional de Oak Ridge , [43] contiene 27.648 tarjetas Nvidia Tesla V100, que pueden utilizarse para acelerar algoritmos de aprendizaje profundo.

Uso de FPGAs

Los marcos de aprendizaje profundo siguen evolucionando, lo que dificulta el diseño de hardware personalizado. Los dispositivos reconfigurables , como las matrices de puertas programables en campo (FPGA), facilitan la evolución simultánea de hardware, marcos y software . [44] [19] [20] [45]

Microsoft ha utilizado chips FPGA para acelerar la inferencia de servicios de aprendizaje profundo en tiempo real. [46]

Uso de NPU

Desde 2017, varias CPU y SoC tienen NPU en matriz: por ejemplo, Intel Meteor Lake , Apple A11 .

Surgimiento de los ASIC dedicados a la aceleración de la IA

Si bien las GPU y los FPGA funcionan mucho mejor que las CPU para tareas relacionadas con la IA, se puede obtener un factor de hasta 10 en eficiencia [47] [48] con un diseño más específico, a través de un circuito integrado específico de la aplicación (ASIC). [49] Estos aceleradores emplean estrategias como el uso optimizado de la memoria [ cita requerida ] y el uso de aritmética de menor precisión para acelerar el cálculo y aumentar el rendimiento del cómputo. [50] [51] Algunos formatos de punto flotante de baja precisión utilizados para la aceleración de la IA son la media precisión y el formato de punto flotante bfloat16 . [52] [53] Cerebras Systems ha construido un acelerador de IA dedicado basado en el procesador más grande de la industria, el Wafer Scale Engine (WSE-2) de segunda generación, para soportar cargas de trabajo de aprendizaje profundo. [54] [55]

Investigación en curso

Arquitecturas de computación en memoria

En junio de 2017, los investigadores de IBM anunciaron una arquitectura en contraste con la arquitectura de Von Neumann basada en computación en memoria y matrices de memoria de cambio de fase aplicadas a la detección de correlación temporal , con la intención de generalizar el enfoque a la computación heterogénea y a los sistemas masivamente paralelos . [56] En octubre de 2018, los investigadores de IBM anunciaron una arquitectura basada en el procesamiento en memoria y modelada en la red sináptica del cerebro humano para acelerar las redes neuronales profundas . [57] El sistema se basa en matrices de memoria de cambio de fase. [58]

Computación en memoria con memorias resistivas analógicas

En 2019, investigadores del Politécnico de Milán encontraron una forma de resolver sistemas de ecuaciones lineales en unas pocas decenas de nanosegundos mediante una sola operación. Su algoritmo se basa en computación en memoria con memorias resistivas analógicas que funcionan con altas eficiencias de tiempo y energía, mediante la realización de la multiplicación de matriz-vector en un solo paso utilizando la ley de Ohm y la ley de Kirchhoff. Los investigadores demostraron que un circuito de retroalimentación con memorias resistivas de punto de cruce puede resolver problemas algebraicos como sistemas de ecuaciones lineales, vectores propios de matrices y ecuaciones diferenciales en un solo paso. Este enfoque mejora drásticamente los tiempos de cálculo en comparación con los algoritmos digitales. [59]

Semiconductores atómicamente delgados

En 2020, Marega et al. publicaron experimentos con un material de canal activo de área grande para desarrollar dispositivos y circuitos de lógica en memoria basados ​​en transistores de efecto de campo de puerta flotante (FGFET). [60] Estos semiconductores atómicamente delgados se consideran prometedores para aplicaciones de aprendizaje automático energéticamente eficientes , donde se utiliza la misma estructura básica del dispositivo tanto para las operaciones lógicas como para el almacenamiento de datos. Los autores utilizaron materiales bidimensionales como el disulfuro de molibdeno semiconductor para ajustar con precisión los FGFET como bloques de construcción en los que se pueden realizar operaciones lógicas con los elementos de memoria. [60]

Núcleo tensor fotónico integrado

En 1988, Wei Zhang et al. analizaron implementaciones ópticas rápidas de redes neuronales convolucionales para el reconocimiento del alfabeto. [15] [16] En 2021, J. Feldmann et al. propusieron un acelerador de hardware fotónico integrado para el procesamiento convolucional paralelo. [61] Los autores identifican dos ventajas clave de la fotónica integrada sobre sus contrapartes electrónicas: (1) transferencia masiva de datos en paralelo a través de multiplexación por división de longitud de onda junto con peines de frecuencia , y (2) velocidades de modulación de datos extremadamente altas. [61] Su sistema puede ejecutar billones de operaciones de multiplicación-acumulación por segundo, lo que indica el potencial de la fotónica integrada en aplicaciones de IA con gran cantidad de datos. [61] Se han desarrollado experimentalmente procesadores ópticos que también pueden realizar retropropagación para redes neuronales artificiales. [62]

Nomenclatura

En 2016, el campo aún está en constante cambio y los proveedores están impulsando su propio término de marketing para lo que equivale a un "acelerador de IA", con la esperanza de que sus diseños y API se conviertan en el diseño dominante . No hay consenso sobre el límite entre estos dispositivos, ni sobre la forma exacta que adoptarán; sin embargo, varios ejemplos apuntan claramente a llenar este nuevo espacio, con una buena cantidad de superposición en las capacidades.

En el pasado, cuando surgieron los aceleradores de gráficos para el consumidor , la industria finalmente adoptó el término autoasignado por Nvidia , "la GPU", [63] como el sustantivo colectivo para "aceleradores de gráficos", que había tomado muchas formas antes de establecerse en una línea general que implementaba un modelo presentado por Direct3D [ aclaración necesaria ] .

Todos los modelos de procesadores Intel Meteor Lake tienen una unidad de procesador versátil ( VPU ) incorporada para acelerar la inferencia para la visión por computadora y el aprendizaje profundo. [64]

Procesadores de aprendizaje profundo (DLP)

Inspirados por el trabajo pionero de la familia DianNao, se proponen muchos DLP tanto en el ámbito académico como en la industria con un diseño optimizado para aprovechar las características de las redes neuronales profundas para una alta eficiencia. En ISCA 2016, tres sesiones (15 %) de los artículos aceptados se centraron en diseños de arquitectura sobre aprendizaje profundo. Dichos esfuerzos incluyen Eyeriss (MIT), [65] EIE (Stanford), [66] Minerva (Harvard), [67] Stripes (Universidad de Toronto) en el ámbito académico, [68] TPU (Google), [69] y MLU ( Cambricon ) en la industria. [70] Enumeramos varios trabajos representativos en la Tabla 1.

DLP digitales

Los componentes principales de la arquitectura DLP generalmente incluyen un componente de cálculo, la jerarquía de memoria en el chip y la lógica de control que administra los flujos de comunicación y cálculo de datos.

En cuanto al componente computacional, como la mayoría de las operaciones en aprendizaje profundo se pueden agregar en operaciones vectoriales, las formas más comunes de construir componentes computacionales en DLP digitales son la organización basada en MAC (acumulación de multiplicadores), ya sea con MAC vectoriales [21] [22] [24] o MAC escalares. [69] [23] [65] En lugar de SIMD o SIMT en dispositivos de procesamiento general, el paralelismo específico del dominio de aprendizaje profundo se explora mejor en estas organizaciones basadas en MAC. En cuanto a la jerarquía de memoria, como los algoritmos de aprendizaje profundo requieren un gran ancho de banda para proporcionar al componente computacional datos suficientes, los DLP generalmente emplean un búfer en chip de tamaño relativamente mayor (decenas de kilobytes o varios megabytes) pero con una estrategia de reutilización de datos en chip dedicada y una estrategia de intercambio de datos para aliviar la carga del ancho de banda de la memoria. Por ejemplo, DianNao, 16 16-in vector MAC, requiere 16 × 16 × 2 = 512 datos de 16 bits, es decir, casi 1024 GB/s de requisitos de ancho de banda entre los componentes de cómputo y los buffers. Con la reutilización en chip, dichos requisitos de ancho de banda se reducen drásticamente. [21] En lugar de la memoria caché ampliamente utilizada en dispositivos de procesamiento general, los DLP siempre usan memoria scratchpad, ya que podría proporcionar mayores oportunidades de reutilización de datos al aprovechar el patrón de acceso a datos relativamente regular en algoritmos de aprendizaje profundo. Con respecto a la lógica de control, a medida que los algoritmos de aprendizaje profundo siguen evolucionando a una velocidad dramática, los DLP comienzan a aprovechar la ISA dedicada (arquitectura de conjunto de instrucciones) para soportar el dominio de aprendizaje profundo de manera flexible. Al principio, DianNao usó un conjunto de instrucciones de estilo VLIW donde cada instrucción podía terminar una capa en una DNN. Cambricon [75] presenta la primera ISA específica del dominio de aprendizaje profundo, que podría soportar más de diez algoritmos de aprendizaje profundo diferentes. TPU también revela cinco instrucciones clave de la ISA de estilo CISC.

DLP híbridos

Los DLP híbridos surgen para la inferencia de DNN y la aceleración del entrenamiento debido a su alta eficiencia. Las arquitecturas de procesamiento en memoria (PIM) son uno de los tipos más importantes de DLP híbrido. El concepto de diseño clave de PIM es cerrar la brecha entre la computación y la memoria, de las siguientes maneras: 1) Mover los componentes de computación a celdas de memoria, controladores o chips de memoria para aliviar el problema de la pared de memoria. [72] [76] [77] Estas arquitecturas acortan significativamente las rutas de datos y aprovechan un ancho de banda interno mucho mayor, lo que resulta en una mejora atractiva del rendimiento. 2) Construir motores DNN de alta eficiencia mediante la adopción de dispositivos computacionales. En 2013, HP Lab demostró la asombrosa capacidad de adoptar la estructura de barra cruzada ReRAM para computación. [78] Inspirados por este trabajo, se proponen tremendos trabajos para explorar la nueva arquitectura y el diseño de sistemas basados ​​en ReRAM, [71] [79] [80] [72] memoria de cambio de fase, [76] [81] [82] etc.

Puntos de referencia

Se pueden utilizar puntos de referencia como MLPerf y otros para evaluar el rendimiento de los aceleradores de IA. [83] La Tabla 2 enumera varios puntos de referencia típicos para aceleradores de IA.

Aplicaciones potenciales

Véase también

Referencias

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