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proceso de 3 nanómetros

En la fabricación de semiconductores , el proceso de "3 nm" es el siguiente encogimiento de matriz después del nodo de tecnología MOSFET (transistor de efecto de campo semiconductor de óxido metálico) de "5 nm" . El fabricante de chips surcoreano Samsung comenzó a enviar su proceso GAA ( gate all around ) de "3 nm", denominado "3GAA", a mediados de 2022. [1] [2] El 29 de diciembre de 2022, el fabricante taiwanés de chips TSMC anunció que la producción en volumen utilizando su nodo semiconductor de "3 nm" ("N3") estaba en marcha con buenos rendimientos. [3] Es posible que un proceso de chip mejorado de "3 nm" llamado "N3E" haya comenzado su producción en 2023. [4] El fabricante estadounidense Intel planeaba comenzar la producción de 3 nm en 2023. [5] [6] [7]

El proceso de "3 nm" de Samsung se basa en la tecnología GAAFET (transistor de efecto de campo de puerta integral), un tipo de tecnología MOSFET de puertas múltiples , mientras que el proceso de "3 nm" de TSMC todavía utiliza la tecnología FinFET (transistor de efecto de campo de aleta) , [8] a pesar de que TSMC desarrolla transistores GAAFET. [9] Específicamente, Samsung planea utilizar su propia variante de GAAFET llamada MBCFET (transistor de efecto de campo de canal multipuente). [10] El proceso de Intel (denominado "Intel 3", sin el sufijo "nm") utilizará una versión refinada, mejorada y optimizada de la tecnología FinFET en comparación con sus nodos de proceso anteriores en términos de rendimiento ganado por vatio, uso de litografía EUV , y mejora de potencia y área. [11]

El término "3 nanómetros" no tiene relación directa con ninguna característica física real (como la longitud de la puerta, el paso del metal o el paso de la puerta) de los transistores. Según las proyecciones contenidas en la actualización de 2021 de la Hoja de ruta internacional para dispositivos y sistemas publicada por IEEE Standards Association Industry Connection, se espera que un nodo de "3 nm" tenga un paso de puerta de contacto de 48 nanómetros y un paso de metal más estrecho de 24 nanómetros. [12]

Sin embargo, en la práctica comercial del mundo real, los fabricantes de microchips (fundiciones) utilizan principalmente "3 nm" como término de marketing para referirse a una generación nueva y mejorada de chips semiconductores de silicio en términos de mayor densidad de transistores (es decir, un mayor grado de miniaturización), mayor velocidad y menor consumo de energía. [13] [14] No existe un acuerdo en toda la industria entre los diferentes fabricantes sobre qué números definirían un nodo de "3 nm". [15] Normalmente, el fabricante del chip hace referencia a su propio nodo de proceso anterior (en este caso, el nodo de "5 nm" ) para comparar. Por ejemplo, TSMC ha declarado que sus chips FinFET de "3 nm" reducirán el consumo de energía entre un 25% y un 30% a la misma velocidad, aumentarán la velocidad entre un 10% y un 15% con la misma cantidad de potencia y aumentarán la densidad del transistor en aproximadamente un 33% en comparación. a sus chips FinFET de "5 nm" anteriores. [16] [17] Por otro lado, Samsung ha declarado que su proceso "3 nm" reducirá el consumo de energía en un 45%, mejorará el rendimiento en un 23% y disminuirá la superficie en un 16% en comparación con su anterior "5 nm". proceso. [18] La litografía EUV enfrenta nuevos desafíos a 3 nm que conducen al uso requerido de patrones múltiples . [19]

Historia

Demostraciones de investigación y tecnología.

En 2003, un equipo de investigación de NEC fabricó los primeros MOSFET con una longitud de canal de 3 nm, utilizando los procesos PMOS y NMOS . [20] [21] En 2006, un equipo del Instituto Avanzado de Ciencia y Tecnología de Corea (KAIST) y el Centro Nacional Nano Fab, desarrollaron un MOSFET de múltiples puertas de 3 nm de ancho, el dispositivo nanoelectrónico más pequeño del mundo , basado en puertas- tecnología integral ( GAAFET ). [22] [23]

Historia de la comercialización

A finales de 2016, TSMC anunció planes para construir una planta de fabricación de semiconductores de nodos de "5 nm" a "3 nm" con una inversión de compromiso conjunto de alrededor de 15.700 millones de dólares. [24]

En 2017, TSMC anunció que iba a comenzar la construcción de la planta de fabricación de semiconductores de "3 nm" en el Parque Científico de Tainan en Taiwán. [25] TSMC planea comenzar la producción en volumen del nodo de proceso de "3 nm" en 2023. [26] [27] [28] [29] [30]

A principios de 2018, IMEC (Centro Interuniversitario de Microelectrónica) y Cadence declararon que habían grabado chips de prueba de "3 nm", utilizando litografía ultravioleta extrema (EUV) y litografía de inmersión de 193 nm . [31]

A principios de 2019, Samsung presentó planes para fabricar GAAFET ( transistores de efecto de campo de puerta completa ) de "3 nm" en el nodo de "3 nm" en 2021, utilizando su propia estructura de transistor MBCFET que utiliza nanohojas; ofreciendo un aumento de rendimiento del 35%, una reducción de potencia del 50% y una reducción del área del 45% en comparación con "7 nm". [32] [33] [34] La hoja de ruta de semiconductores de Samsung también incluía productos en los 'nodos' "8", "7", "6", "5" y "4 nm". [35] [36]

En diciembre de 2019, Intel anunció planes para la producción de "3 nm" en 2025. [37]

En enero de 2020, Samsung anunció la producción del primer prototipo de proceso GAAFET de "3 nm" del mundo y dijo que su objetivo es la producción en masa en 2021. [38]

En agosto de 2020, TSMC anunció detalles de su proceso "N3", que es nuevo en lugar de ser una mejora con respecto a su proceso "N5". [39] En comparación con el proceso "N5", el proceso "N3" debería ofrecer un aumento del rendimiento del 10% al 15% (1,10×1,15×) o una disminución del consumo de energía del 25% al ​​35% (1,25×1,35). con un aumento de 1,7 veces en la densidad lógica (un factor de escala de 0,58), un aumento del 20 % (factor de escala de 0,8) en la densidad de celdas SRAM y un aumento del 10 % en la densidad de circuitos analógicos. Dado que muchos diseños incluyen considerablemente más SRAM que lógica (una proporción común es 70 % de SRAM y 30 % de lógica), se espera que la contracción del troquel sea solo de alrededor del 26 %. TSMC estaba planeando una producción en volumen en la segunda mitad de 2022. [40] [ necesita actualización ]

En julio de 2021, Intel presentó una nueva hoja de ruta de tecnología de procesos, según la cual el proceso Intel 3 (anteriormente llamado Intel 7nm), el segundo nodo de la compañía en usar EUV y el último en usar FinFET antes de cambiar a la arquitectura de transistores RibbonFET de Intel, ahora está programado. entrará en la fase de fabricación del producto en el segundo semestre de 2023. [5] [ necesita actualización ]

En octubre de 2021, Samsung ajustó sus planes anteriores y anunció que la compañía tiene previsto comenzar a producir los primeros diseños de chips basados ​​en "3 nm" para sus clientes en la primera mitad de 2022, mientras que su segunda generación de "3 nm" se espera para 2023. [ 41] [ necesita actualización ]

En junio de 2022, en el Simposio de Tecnología de TSMC, la compañía compartió detalles de su tecnología de proceso "N3E" programada para producción en volumen en 2023 H2: densidad de transistores lógicos 1,6 veces mayor, densidad de transistores de chip 1,3 veces mayor, rendimiento entre 10 y 15 % mayor en iso. potencia o entre un 30 y un 35 % menos de potencia con rendimiento iso en comparación con la tecnología de proceso TSMC N5 v1.0, la tecnología FinFLEX, que permite entremezclar bibliotecas con diferentes alturas de pista dentro de un bloque, etc. TSMC también presentó nuevos miembros de la familia de procesos "3 nm": variante de alta densidad N3S, variantes de alto rendimiento N3P y N3X, y N3RF para aplicaciones de RF. [42] [43] [44]

En junio de 2022, Samsung inició la producción "inicial" de un chip de bajo consumo y alto rendimiento utilizando tecnología de proceso "3 nm" con arquitectura GAA. [1] [45] Según fuentes de la industria, Qualcomm ha reservado parte de la capacidad de producción de "3 nm" de Samsung. [46]

El 25 de julio de 2022, Samsung celebró el primer envío de chips Gate-All-Around de "3 nm" a una empresa china de minería de criptomonedas, PanSemi. [47] [48] [49] [50] Se reveló que la tecnología de proceso MBCFET de 3 nm recientemente introducida ofrece una densidad de transistores un 16 % mayor, [51] un rendimiento un 23 % mayor o un consumo de energía un 45 % menor en comparación con un "5 no especificado nm" tecnología de proceso. [52] Los objetivos para la tecnología de proceso de "3 nm" de segunda generación incluyen hasta un 35% más de densidad de transistores, [51] una mayor reducción del consumo de energía hasta en un 50% o un rendimiento superior en un 30%. [52] [53] [51]

El 29 de diciembre de 2022, TSMC anunció que la producción en volumen utilizando su tecnología de proceso N3 de "3 nm" está en marcha con buenos rendimientos. [3] La compañía planea comenzar la fabricación en volumen utilizando una tecnología de proceso refinada de "3 nm" llamada N3E en la segunda mitad de 2023. [54]

En diciembre de 2022, en la conferencia IEDM 2022, TSMC reveló algunos detalles sobre sus tecnologías de proceso de "3 nm": el paso de la puerta de contacto de N3 es de 45 nm, el paso de metal mínimo de N3E es de 23 nm y el área de la celda SRAM es de 0,0199 μm² para N3. y 0,021 μm² para N3E (igual que en N5). Para el proceso N3E, dependiendo del número de aletas en las celdas utilizadas para el diseño, la escala del área en comparación con las celdas N5 de 2-2 aletas varía de 0,64x a 0,85x, las ganancias de rendimiento varían de 11% a 32% y los ahorros de energía varían de 12%. al 30% (los números se refieren al núcleo Cortex-A72). La tecnología FinFlex de TSMC permite entremezclar celdas con diferente número de aletas en un solo chip. [55] [56] [57] [58]

En un informe de IEDM 2022, el experto en la industria de semiconductores Dick James afirmó que los procesos de "3 nm" de TSMC solo ofrecían mejoras incrementales, porque se alcanzaron límites para la altura de las aletas, la longitud de la puerta y el número de aletas por transistor (aleta única). Después de la implementación de funciones como la interrupción de difusión única, el contacto sobre puerta activa y FinFlex, no quedará más espacio para mejorar las tecnologías de proceso basadas en FinFET. [59]

En abril de 2023, en su Simposio de Tecnología, TSMC reveló algunos detalles sobre sus procesos N3P y N3X que la compañía había presentado anteriormente: N3P ofrecerá un 5% más de velocidad o entre un 5% y un 10% menos de potencia y una "densidad de chip" 1,04 veces mayor en comparación con N3E, mientras que N3X ofrecerá un aumento de velocidad del 5 % a costa de una fuga ~3,5 veces mayor y la misma densidad en comparación con N3P. Está previsto que N3P entre en producción en volumen en la segunda mitad de 2024, y N3X le seguirá en 2025. [60]

En julio de 2023, la empresa de investigación de la industria de semiconductores TechInsights dijo que había descubierto que el proceso GAA (gate-all-around) de "3 nm" de Samsung se había incorporado al criptominero ASIC (Whatsminer M56S++) de un fabricante chino, MicroBT. [61]

El 7 de septiembre de 2023, MediaTek y TSMC anunciaron que MediaTek había desarrollado su primer chip de "3 nm" y se espera que la producción en volumen comience en 2024. [62]

El 12 de septiembre de 2023, Apple anunció que el iPhone 15 Pro y el iPhone 15 Pro Max contarían con un chip de "3 nm", el A17 Pro . [63] Un mes después, el 30 de octubre de 2023, el proceso de "3 nm" llegó a la familia de chips M3 (M3, M3 Pro y M3 Max) que alimenta el MacBook Pro y el iMac. [64]

Nodos de proceso de "3 nm"

Referencias

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