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proceso de 5 nanómetros

En la fabricación de semiconductores , la Hoja de Ruta Internacional para Dispositivos y Sistemas define el proceso de "5 nm" como el nodo de tecnología MOSFET que sigue al nodo de "7 nm" . En 2020, Samsung y TSMC iniciaron la producción en volumen de chips de "5 nm", fabricados para empresas como Apple , Marvell , Huawei y Qualcomm . [1] [2]

El término "5 nm" no tiene relación con ninguna característica física real (como la longitud de la puerta, el paso del metal o el paso de la puerta) de que los transistores tengan un tamaño de cinco nanómetros . Según las proyecciones contenidas en la actualización de 2021 de la Hoja de ruta internacional para dispositivos y sistemas publicada por IEEE Standards Association Industry Connection, se espera que un "nodo de 5 nm tenga un paso de puerta de contacto de 51 nanómetros y un paso de metal más estrecho de 30 nanómetros". . [3] Sin embargo, en la práctica comercial del mundo real, "5 nm" se utiliza principalmente como término de marketing por parte de los fabricantes de microchips individuales para referirse a una generación nueva y mejorada de chips semiconductores de silicio en términos de mayor densidad de transistores (es decir, un mayor grado de miniaturización), mayor velocidad y menor consumo de energía en comparación con el proceso anterior de 7 nm . [4] [5]

Historia

Fondo

Los efectos de túnel cuántico a través de la capa de óxido de puerta en transistores de "7 nm" y "5 nm" se volvieron cada vez más difíciles de gestionar utilizando los procesos de semiconductores existentes. [6] Los investigadores demostraron por primera vez los dispositivos de un solo transistor por debajo de 7 nm a principios de la década de 2000. En 2002, un equipo de investigación de IBM que incluía a Bruce Doris, Omer Dokumaci, Meikei Ieong y Anda Mocuta fabricaron un MOSFET de silicio sobre aislante (SOI) de 6 nanómetros . [7] [8]

En 2003, un equipo de investigación japonés del NEC , dirigido por Hitoshi Wakabayashi y Shigeharu Yamagami, fabricó el primer MOSFET de 5 nm. [9] [10]

En 2015, IMEC y Cadence fabricaron chips de prueba de 5 nm. Los chips de prueba fabricados no eran dispositivos completamente funcionales, sino que debían evaluar el patrón de las capas de interconexión . [11] [12]

En 2015, Intel describió un concepto FET de nanocables laterales (o puerta integral) para el nodo de "5 nm". [13]

En 2017, IBM reveló que había creado chips de silicio de "5 nm", [14] utilizando nanoláminas de silicio en una configuración de puerta completa (GAAFET), una ruptura con el diseño habitual de FinFET . Los transistores GAAFET utilizados tenían 3 nanohojas apiladas una encima de otra, cubiertas en su totalidad por la misma puerta, al igual que los FinFET suelen tener varias aletas físicas una al lado de la otra que eléctricamente son una sola unidad y están cubiertas en su totalidad por la misma puerta. . El chip de IBM medía 50 mm 2 y tenía 600 millones de transistores por mm 2 , para un total de 30 mil millones de transistores (1667 nm 2 por transistor o 41 nm de separación real entre transistores). [15] [16]

Comercialización

En abril de 2019, Samsung Electronics anunció que había estado ofreciendo sus herramientas de proceso de "5 nm" (5LPE) a sus clientes desde el cuarto trimestre de 2018. [17] En abril de 2019, TSMC anunció que su proceso de "5 nm" (CLN5FF, N5) había comenzado la producción de riesgo y que las especificaciones completas de diseño del chip ahora estaban disponibles para los clientes potenciales. El proceso N5 puede utilizar EUVL en hasta 14 capas, en comparación con sólo 5 o 4 capas en N6 y N7++. [18] Para el paso metálico mínimo esperado de 28 nm, SALELE es el mejor método de modelado propuesto. [19]

Para su proceso de "5 nm", Samsung inició la mitigación de defectos del proceso mediante verificación y reparación automatizadas, debido a la aparición de defectos estocásticos (aleatorios) en el metal y en las capas. [20]

En octubre de 2019, TSMC supuestamente comenzó a probar procesadores A14 de 5 nm para Apple . [21] En la conferencia IEEE IEDM de 2020, TSMC informó que su proceso de 5 nm tenía una densidad 1,84 veces mayor que su proceso de 7 nm. [22] En IEDM 2019, TSMC reveló dos versiones de 5 nm, una versión DUV con una celda de 5,5 pistas y una versión EUV (oficial) con una celda de 6 pistas. [23] [24]

En diciembre de 2019, TSMC anunció un rendimiento promedio de aproximadamente el 80 %, con un rendimiento máximo por oblea de más del 90 % para sus chips de prueba de "5 nm" con un tamaño de matriz de 17,92 mm 2 . [25] A mediados de 2020, TSMC afirmó que su proceso (N5) de "5 nm" ofrecía 1,8 veces la densidad de su proceso N7 de "7 nm", con una mejora de velocidad del 15 % o un consumo de energía un 30 % menor; Se afirmó que una subversión mejorada (N5P o N4) mejoraba la N5 con +5% de velocidad o -10% de potencia. [26]

El 13 de octubre de 2020, Apple anunció una nueva línea de iPhone 12 con el A14 . Junto con la línea Huawei Mate 40 que utiliza HiSilicon Kirin 9000 , el A14 y el Kirin 9000 fueron los primeros dispositivos comercializados en el nodo "5 nm" de TSMC. Posteriormente, el 10 de noviembre de 2020, Apple también reveló tres nuevos modelos de Mac que utilizan el Apple M1 , otro chip de 5 nm. Según Semianalysis, el procesador A14 tiene una densidad de transistores de 134 millones de transistores por mm 2 . [27]

En octubre de 2021, TSMC presentó un nuevo miembro de su familia de procesos de "5 nm": N4P. En comparación con N5, el nodo ofreció un 11 % más de rendimiento (6 % más que N4), un 22 % más de eficiencia energética, un 6 % más de densidad de transistores y un menor número de máscaras. TSMC esperaba las primeras grabaciones para la segunda mitad de 2022. [28] [29] [ necesita actualización ]

En diciembre de 2021, TSMC anunció un nuevo miembro de su familia de procesos "5 nm" diseñado para aplicaciones HPC: N4X. El proceso incluyó estructuras y diseños de transistores optimizados, resistencia y capacitancia reducidas de capas metálicas específicas y condensadores MiM de alta densidad. En ese momento se esperaba que el proceso [ necesita actualización ] ofreciera hasta un 15% más de rendimiento frente a N5 (o hasta un 4% frente a N4P) a 1,2 V y un voltaje de suministro superior a 1,2 V. TSMC, en ese momento, dijo que esperaban que [ necesita actualización ] N4X entrara en producción de riesgo para la primera mitad de 2023. [30] [31] [32]

En junio de 2022, Intel presentó algunos detalles sobre el proceso Intel 4 (conocido como "7 nm" antes de cambiar de nombre en 2021): el primer proceso de la compañía que utiliza EUV, una densidad de transistores 2 veces mayor en comparación con Intel 7 (conocido como "10 nm" ESF (Super Fin mejorado) antes del cambio de nombre), uso de cobre revestido de cobalto para las cinco capas más finas de interconexión, un 21,5% más de rendimiento con potencia iso o un 40% menos de potencia con frecuencia iso a 0,65 V en comparación con Intel 7, etc. El primero de Intel El producto que se fabricará en Intel 4 fue Meteor Lake, encendido en el segundo trimestre de 2022 y cuyo envío está previsto para 2023. [33] Intel 4 ha contactado un paso de puerta de 50 nm, un paso de aleta y de metal mínimo de 30 nm, y una altura de biblioteca de 240 nm. La capacitancia metal-aislante-metal se incrementó a 376 fF/μm², aproximadamente 2 veces en comparación con Intel 7. [34] El proceso se optimizó para aplicaciones HPC y admitió voltaje de <0,65 V a >1,3 V. Estimación de densidad de transistores de WikiChip para Intel 4 fue de 123,4 Mtr./mm², 2,04x desde 60,5 Mtr./mm² para Intel 7. Sin embargo, la celda SRAM de alta densidad había escalado sólo 0,77x (de 0,0312 a 0,024 μm²) y la celda de alto rendimiento, 0,68x (de 0,0441 a 0,03 μm²) en comparación con Intel 7. [35] [ necesita actualización ]

El 27 de septiembre de 2022, AMD lanzó oficialmente su serie de unidades centrales de procesamiento Ryzen 7000 , basadas en el proceso TSMC N5 y la microarquitectura Zen 4 . [36] Zen 4 marcó la primera utilización del proceso de 5 nm para procesadores de escritorio basados ​​en x86. En diciembre de 2022, AMD también lanzó la serie Radeon RX 7000 de unidades de procesamiento de gráficos basadas en RDNA 3 , que también utilizaba el proceso TSMC N5. [37]

Nodos

Nodos de proceso de 4 nm

El paso de la puerta del transistor también se conoce como CPP (paso polivinílico contactado) y el paso de interconexión también se conoce como MMP (paso metálico mínimo). [57] [58]

Más allá de 4 nm

"3 nm" es el término habitual para el siguiente nodo después de "5 nm". A partir de 2023 , TSMC ha comenzado a producir chips para clientes selectos, mientras que Samsung e Intel tienen planes para 2024. [51] [59] [60] [61]

También se ha dado "3,5 nm" como nombre para el primer nodo más allá de "5 nm". [62]

Referencias

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