El término "contracción de matriz" (a veces, "contracción óptica" o "contracción de proceso" ) se refiere al escalado de dispositivos de semiconductores de óxido metálico (MOS). El acto de encoger una matriz crea un circuito más o menos idéntico utilizando un proceso de fabricación más avanzado , que generalmente implica un avance de los nodos litográficos . Esto reduce los costos generales para una empresa de chips, ya que la ausencia de cambios arquitectónicos importantes en el procesador reduce los costos de investigación y desarrollo y, al mismo tiempo, permite fabricar más matrices de procesador en la misma pieza de oblea de silicio , lo que resulta en un menor costo por producto vendido.
Las reducciones de tamaño de matriz son la clave para lograr precios más bajos y un mayor rendimiento en empresas de semiconductores como Samsung , Intel , TSMC y SK Hynix , y fabricantes sin fábrica como AMD (incluida la ex ATI ), NVIDIA y MediaTek .
Los ejemplos de la década de 2000 incluyen la reducción de escala del procesador Emotion Engine de la PlayStation 2 de Sony y Toshiba (de 180 nm CMOS en 2000 a 90 nm CMOS en 2003), [1] los procesadores con nombre en código Cedar Mill Pentium 4 (de 90 nm CMOS a 65 nm CMOS) y los procesadores Penryn Core 2 (de 65 nm CMOS a 45 nm CMOS), los procesadores con nombre en código Brisbane Athlon 64 X2 (de 90 nm SOI a 65 nm SOI ), varias generaciones de GPU de ATI y NVIDIA, y varias generaciones de chips de memoria RAM y flash de Samsung, Toshiba y SK Hynix. En enero de 2010, Intel lanzó los procesadores Clarkdale Core i5 y Core i7 fabricados con un proceso de 32 nm , en comparación con el proceso de 45 nm utilizado anteriormente en iteraciones anteriores de la microarquitectura de procesadores Nehalem . Intel, en particular, se centró anteriormente en aprovechar las reducciones de tamaño de los chips para mejorar el rendimiento del producto a un ritmo regular a través de su modelo Tick-Tock . En este modelo de negocio , a cada nueva microarquitectura (tock) le sigue una reducción de tamaño de los chips (tick) para mejorar el rendimiento con la misma microarquitectura. [2]
Las reducciones de matriz son beneficiosas para los usuarios finales, ya que reducen la corriente utilizada por cada transistor que se enciende o apaga en dispositivos semiconductores mientras se mantiene la misma frecuencia de reloj de un chip, lo que genera un producto con menor consumo de energía (y, por lo tanto, menor producción de calor), mayor margen de velocidad de reloj y precios más bajos. [2] Dado que el costo de fabricar una oblea de silicio de 200 mm o 300 mm es proporcional al número de pasos de fabricación y no proporcional al número de chips en la oblea, las reducciones de matriz amontonan más chips en cada oblea, lo que resulta en menores costos de fabricación por chip.
En la fabricación de CPU, una reducción de matriz siempre implica un avance a un nodo litográfico según lo definido por el ITRS (ver lista). Para la fabricación de GPU y SoC , la reducción de matriz a menudo implica la reducción de la matriz en un nodo no definido por el ITRS, por ejemplo, los nodos de 150 nm, 110 nm, 80 nm, 55 nm, 40 nm y, más actualmente, los nodos de 8 nm, a veces denominados "medios nodos". Se trata de una medida provisional entre dos nodos litográficos definidos por el ITRS (por lo que se denomina "reducción de medio nodo") antes de que se produzca una reducción adicional a los nodos inferiores definidos por el ITRS, lo que ayuda a ahorrar costes adicionales de I+D. La elección de realizar reducciones de matriz a nodos completos o medios nodos recae en la fundición y no en el diseñador del circuito integrado.
