stringtranslate.com

Identificador de CPU

En la arquitectura x86 , la instrucción CPUID (identificada por un CPUID código de operación ) es una instrucción complementaria del procesador (su nombre deriva de CPU Identification) que permite al software descubrir detalles del procesador. Fue introducida por Intel en 1993 con el lanzamiento de los procesadores Pentium y SL-enhanced 486. [1]

Un programa puede usarlo CPUIDpara determinar el tipo de procesador y si están implementadas funciones como MMX / SSE .

Historia

Antes de la disponibilidad general de la CPUIDinstrucción, los programadores escribían código de máquina esotérico que explotaba pequeñas diferencias en el comportamiento de la CPU para determinar la marca y el modelo del procesador. [2] [3] [4] [5] Con la introducción del procesador 80386, EDX al reiniciar indicaba la revisión, pero esto solo era legible después del reinicio y no había una forma estándar para que las aplicaciones leyeran el valor.

Fuera de la familia x86, los desarrolladores todavía deben utilizar procesos esotéricos (que involucran sincronización de instrucciones o desencadenadores de fallas de CPU) para determinar las variaciones presentes en el diseño de CPU.

Por ejemplo, en la familia Motorola 680x0 (que nunca tuvo una CPUIDinstrucción de ningún tipo), ciertas instrucciones específicas requerían privilegios elevados. Estos se podían usar para diferenciar a varios miembros de la familia de CPU. En el Motorola 68010, la instrucción MOVE de SR se volvió privilegiada. Este notable cambio de instrucción (y de máquina de estados) permitió que el 68010 cumpliera con los requisitos de virtualización de Popek y Goldberg . Debido a que el 68000 ofrecía una instrucción MOVE sin privilegios de SR, las 2 CPU diferentes se podían diferenciar mediante una condición de error de CPU que se desencadenaba.

Si bien la CPUIDinstrucción es específica de la arquitectura x86, otras arquitecturas (como ARM) a menudo proporcionan registros en el chip que pueden leerse de formas prescritas para obtener los mismos tipos de información proporcionada por la CPUIDinstrucción x86.

Llamada a CPUID

El CPUIDcódigo de operación es 0F A2.

En lenguaje ensamblador , la CPUIDinstrucción no toma parámetros, ya que CPUIDutiliza implícitamente el registro EAX para determinar la categoría principal de información devuelta. En la terminología más reciente de Intel, esto se denomina hoja CPUID. CPUIDdebe llamarse con EAX = 0primero, ya que esto almacenará en el registro EAX el parámetro de llamada EAX más alto (hoja) que implementa la CPU.

Para obtener información sobre la función extendida, CPUIDse debe llamar con el bit más significativo de EAX establecido. Para determinar el parámetro de llamada de función extendida más alto, llame CPUIDcon EAX = 80000000h.

Las hojas de CPUID mayores que 3 pero menores que 80000000 son accesibles solo cuando los registros específicos del modelo tienen IA32_MISC_ENABLE.BOOT_NT4 [bit 22] = 0 (que es así por defecto). Como sugiere el nombre, Windows NT 4.0 hasta SP6 no arrancaba correctamente a menos que este bit estuviera configurado, [6] pero las versiones posteriores de Windows no lo necesitan, por lo que se puede asumir que las hojas básicas mayores que 4 son visibles en los sistemas Windows actuales. A partir de abril de 2024 , las hojas básicas válidas llegan hasta 23h, pero la información devuelta por algunas hojas no se divulga en la documentación disponible públicamente, es decir, están "reservadas".

Algunas de las hojas agregadas más recientemente también tienen subhojas, que se seleccionan a través del registro ECX antes de llamar CPUID.

EAX=0: parámetro de función más alto e identificación del fabricante

Esto devuelve la cadena de identificación del fabricante de la CPU: una cadena ASCII de doce caracteres almacenada en EBX, EDX, ECX (en ese orden). El parámetro de llamada básico más alto (el valor más grande en el que se puede configurar EAX antes de llamar CPUID) se devuelve en EAX.

Aquí hay una lista de procesadores y la función más alta implementada.

Las siguientes son cadenas de identificación de fabricantes de procesadores conocidas:

Las siguientes son cadenas de identificación utilizadas por núcleos de CPU de código abierto :

Las siguientes son cadenas de identificación conocidas de máquinas virtuales:

Por ejemplo, en un GenuineIntelprocesador, los valores devueltos en EBX son 0x756e6547, EDX es 0x49656e69y ECX es 0x6c65746e. El siguiente código de ejemplo muestra la cadena de identificación del proveedor, así como el parámetro de llamada más alto que implementa la CPU.

.intel_syntax sin prefijo .texto.m0: .string "CPUID: %x\n"  .m1: .string "Número de función básica más grande implementado: %i\n"  .m2: .string "ID del proveedor: %s\n"   .globl principal principal:Empujar r12 movimiento eax , 1  subtítulo rsp , 16   identificador de CPU Lea RDI , .m0 [ rip ]  movimiento esi , eax  llamar a printfmovimiento eax , 0   identificador de CPULea RDI , .m1 [ rip ]  movimiento esi , eax  movimiento r12d , edx  movimiento ebp , ecx  llamar a printf movimiento 3 [ rsp ], ebx  leer rsi , 3 [ rsp ]   Lea RDI , .m2 [ rip ]   movimiento 7 [ rsp ], r12d   mov 11 [ rsp ], ebp  llamar a printfañadir rsp , 16  estallido r12 retirado .sección .nota.GNU - pila , "" , @ progbits

En algunos procesadores, es posible modificar la cadena de identificación del fabricante informada por CPUID.(EAX=0) escribiendo una nueva cadena de identificación en MSR ( registros específicos del modelo ) particulares mediante la WRMSRinstrucción. Esto se ha utilizado en procesadores que no son Intel para habilitar funciones y optimizaciones que se han deshabilitado en el software para CPU que no devuelven la GenuineIntelcadena de identificación. [20] Los procesadores que se sabe que poseen dichos MSR incluyen:

EAX=1: Información del procesador y bits de funciones

Esto devuelve la información de la versión , el modelo y la familia de la CPU en el registro EAX (también llamado la firma de una CPU), los indicadores de características en los registros EDX y ECX, y la información de características adicionales en el registro EBX. [28]

A partir de octubre de 2023, se conocen los siguientes identificadores de familia de procesadores x86: [30]

  1. ^ El procesador i386 no admite la CPUIDinstrucción; sin embargo, devuelve el ID de familia 3hen el valor de reinicio de EDX.
  2. ^ Se ha informado que se ha evitado deliberadamente el ID de familia para la familia de procesadores Pentium 4 debido a la incompatibilidad con Windows NT 4.0. [39]8h
  1. ^ En las CPU con más de 128 procesadores lógicos en un solo paquete (por ejemplo, Intel Xeon Phi 7290 [43] y AMD Threadripper Pro 7995WX [44] ), el valor en el bit 23:16 se establece en un valor que no es una potencia de 2.
  2. ^ El ID de APIC local también se puede identificar a través de la hoja cpuid 0Bh ( CPUID.0Bh.EDX[x2APIC-ID] ). En las CPU con más de 256 procesadores lógicos en un paquete (por ejemplo, Xeon Phi 7290), se debe utilizar la hoja 0Bh porque el ID de APIC no cabe en 8 bits.

La información del procesador y las características son específicas del fabricante, pero generalmente los valores de Intel son utilizados por otros fabricantes por razones de compatibilidad.

  1. ^ En algunos procesadores más antiguos, la ejecución CPUIDcon un índice de hoja (EAX) mayor que 0 puede dejar EBX y ECX sin modificar, manteniendo sus valores anteriores. Por este motivo, se recomienda poner a cero EBX y ECX antes de ejecutar CPUIDcon un índice de hoja de 1.

    Entre los procesadores que presentan este comportamiento se incluyen Cyrix MII [46] e IDT WinChip 2. [47]

  2. ^ En los procesadores de IDT, Transmeta y Rise (identificadores de proveedor CentaurHauls, GenuineTMx86y RiseRiseRise), la CMPXCHG8Binstrucción siempre es compatible, sin embargo, el bit de característica para la instrucción podría no estar configurado. Esta es una solución temporal para un error en Windows NT. [48]
  3. ^ Solo en los primeros procesadores AMD K5 ( AuthenticAMDFamilia 5 Modelo 0), el bit 9 de EDX solía indicar compatibilidad con PGE. Esto se trasladó al bit 13 a partir del K5 Modelo 1. [49]
  4. ^ Intel AP-485, revisiones 006 [50] a 008, enumera CPUID.(EAX=1):EDX[bit 10] como si tuviera el nombre "MTRR" (aunque se describe como "Reservado"/"No cuente con su valor") - este nombre fue eliminado en revisiones posteriores de AP-485, y el bit ha sido catalogado como reservado sin nombre desde entonces.
  5. ^ Solo en los procesadores Pentium Pro ( GenuineIntelFamilia 6 Modelo 1), el bit EDX 11 no es válido: el bit está configurado, pero las instrucciones SYSENTERy SYSEXITno son compatibles con Pentium Pro. [51]
  6. ^ FCMOV y FCOMIlas instrucciones solo están disponibles si también está presente la FPU x87 integrada (indicada por el bit 0 de EDX).
  7. ^ El bit 16 de ECX aparece como "reservado" en la documentación pública de Intel y AMD y no está configurado en ningún procesador conocido. Sin embargo, se informa que algunas versiones del núcleo de Windows Vista comprueban este bit [52] ; si está configurado, Vista lo reconocerá como una característica de "canales de procesador".
  8. ^ En las CPU Intel y Transmeta [24] que admiten PSN (número de serie del procesador), el PSN se puede deshabilitar configurando el bit 21 de MSR 119h( BBL_CR_CTL) en 1. Al hacerlo, se eliminará la hoja 3 y hará que CPUID.(EAX=1):EDX[bit 18] devuelva 0.
  9. ^ En los procesadores x86 que no son Itanium, la compatibilidad con el bit de no ejecución se indica en CPUID.(EAX=8000_0001):EDX[bit 20] en su lugar.
  10. ^ El bit 28 de EDX, si está configurado, indica que los bits 23:16 de CPUID.(EAX=1):EBX son válidos. Si este bit no está configurado, el paquete de CPU contiene solo 1 procesador lógico.

    En documentación anterior, este bit a menudo se menciona como un indicador de " Tecnología Hyper-Threading " [56] ; sin embargo, si bien este indicador es un requisito previo para la compatibilidad con Hyper-Threading, no indica por sí mismo compatibilidad con Hyper-Threading y se ha configurado en muchas CPU que no cuentan con ningún tipo de tecnología multi-threading. [57]

Los campos reservados deben enmascararse antes de usarlos para fines de identificación del procesador.

EAX=2: información de descriptor de caché y TLB

Esto devuelve una lista de descriptores que indican las capacidades de caché y TLB en los registros EAX, EBX, ECX y EDX.

En los procesadores que admiten esta hoja, la llamada CPUIDcon EAX=2 hará que el byte inferior de EAX se establezca en 01h[a] y los 15 bytes restantes de EAX/EBX/ECX/EDX se llenen con 15 descriptores, un byte cada uno. Estos descriptores proporcionan información sobre las memorias caché, las TLB y la precarga del procesador. Normalmente se trata de una memoria caché o TLB por descriptor, pero algunos valores de descriptor también proporcionan otra información; en particular, 00hse utiliza para un descriptor vacío, FFhindica que la hoja no contiene información de memoria caché válida y que se debe utilizar la hoja 4h en su lugar, e FEhindica que la hoja no contiene información de TLB válida y que se debe utilizar la hoja 18h en su lugar. Los descriptores pueden aparecer en cualquier orden.

Para cada uno de los cuatro registros (EAX, EBX, ECX, EDX), si se establece el bit 31, entonces no se debe considerar que el registro contenga descriptores válidos (por ejemplo, en Itanium en modo IA-32, CPUID(EAX=2) retorna 80000000hen EDX - esto se debe interpretar como que EDX no contiene información válida, no que contiene un descriptor para un caché L2 de 512K).

La siguiente tabla proporciona, para valores de descriptor conocidos, una descripción condensada de la caché o TLB indicada por ese valor de descriptor (u otra información, cuando corresponda). Los sufijos utilizados en la tabla son:

  1. ^ En la documentación anterior de Intel, el byte inferior del valor devuelto en EAX se describe como la especificación de la cantidad de veces que se CPUIDdebe llamar a la función con EAX=2 para obtener todos los descriptores de caché/TLB. Sin embargo, todos los procesadores conocidos que implementan esta hoja devuelven 01heste byte, y la documentación más reciente de Intel (SDM rev 053 [61] y posteriores) especifica que este byte tiene el valor 01h.
  2. ^ ab Para los descriptores 0Dhy 0Eh, Intel AP-485 rev 37 [62] enumera los cachés que describen como que tienen ECC ; esto se eliminó en la rev 38 y en la documentación de Intel posterior.
  3. ^ abcdefghi Los descriptores 10h, 15h, 1Ah, 88h, 89h, 8Ah, 90h, 96h, 9Bhestán documentados únicamente para el modo de operación IA-32 de Itanium . [63]
  4. ^ El caché descrito por el descriptor 21hse conoce en algunos lugares (por ejemplo, AP-485 rev 36 [64] pero no rev 37) como "MLC" (caché de nivel medio).
  5. ^ abcd Los valores de descriptor 26h, 27h, 28hy 81hno están incluidos en la documentación de Intel y no se utilizan en ninguna CPU conocida. ( 81hse ha visto en muestras de ingeniería del Intel Timna cancelado . [74] ) Sin embargo, se ha informado que son reconocidos por el kernel de Windows NT v5.1 ( Windows XP ) y superiores. 81htambién es reconocido por v5.0 ( Windows 2000 ). [75]
  6. ^ Los descriptores abcdefg y se enumeran en la rev 36 de Intel AP-485, [64] pero se han eliminado de la documentación posterior de Intel a pesar de que varios de ellos se han utilizado en CPU Intel (principalmente en CPU Celeron basadas en Netburst , por ejemplo en "Willamette-128" , [65] en "Northwood-128", [66] y en "Prescott-256" [67] ).39h-3Eh73h39h 3Bh3Ch
  7. ^ El descriptor 3Fh, a partir de noviembre de 2024, no aparece en ninguna documentación conocida de Intel; sin embargo, se utiliza en los procesadores Intel Tolapai , [68] y aparece en un parche del kernel de Linux proporcionado por Intel. [69]
  8. ^ abcd La documentación del procesador VIA Cyrix III "Joshua" ( CyrixInsteadFamilia 6 Modelo 5) indica que este procesador utiliza valores de descriptor 74hy 77hpara sus TLB, y valores 42hy 82hpara sus cachés, pero no especifica a qué cachés/TLB en el procesador corresponde cada uno de estos valores de descriptor. [70]
  9. ^ El descriptor 49hindica un caché de nivel 3 en GenuineIntellas CPU de la familia 0Fh modelo 6 (Xeon basado en Pentium 4) y un caché de nivel 2 en otras CPU.
  10. ^ La documentación CPUID de Intel no especifica la asociatividad del ITLB indicado por descriptor 4Fh. Los procesadores que utilizan este descriptor (Intel Atom "Bonnell" [71] ) se describen en otras partes como si tuvieran un ITLB de 32 entradas totalmente asociativo. [72]
  11. ^ ab En las CPU Cyrix y Geode (ID de proveedor CyrixInsteady Geode by NSC), los descriptores 70hy 80htienen un significado diferente: [73]
    • El descriptor 70hindica una TLB asociativa de conjunto de 4 vías con instrucciones+datos compartidos y 32 entradas con un tamaño de página de 4K.
    • El descriptor 80hindica un caché L1 de instrucciones+datos compartido de 16 KB con asociatividad de conjuntos de 4 vías y un tamaño de línea de caché de 16 bytes.
  12. ^ El descriptor 76haparece como un caché L2 de 1 MB en la rev 37 de Intel AP-485, [62] pero como una TLB de instrucciones en la rev 38 y en toda la documentación de Intel posterior.
  13. ^ Los descriptores abc , , están documentados únicamente para el modo de operación IA-32 de Itanium 2. [76]77h7Eh8Dh
  14. ^ En el modo de operación IA-32 de Itanium 2, el tamaño de caché L3 siempre se informa como 3 MB, independientemente del tamaño real de la caché. [77]
  15. ^ Para el descriptor B1h, la capacidad de TLB es de 8 elementos cuando se utilizan páginas de 2 MB, pero se reduce a 4 elementos cuando se utilizan páginas de 4 MB.
  16. ^ ab La precarga especificada por los descriptores F0hy F1hes el paso recomendado para la precarga de memoria con la PREFETCHNTAinstrucción. [80]

EAX=3: Número de serie del procesador

Esto devuelve el número de serie del procesador. El número de serie del procesador se introdujo en Intel Pentium III , pero debido a cuestiones de privacidad, esta función ya no se implementa en los modelos posteriores (el bit de la función PSN siempre se borra). Los procesadores Efficeon y Crusoe de Transmeta también ofrecen esta función. Sin embargo, las CPU AMD no implementan esta función en ningún modelo de CPU.

En el caso de las CPU Intel Pentium III, el número de serie se devuelve en los registros EDX:ECX. En el caso de las CPU Transmeta Efficeon, se devuelve en los registros EBX:EAX. Y en el caso de las CPU Transmeta Crusoe, se devuelve únicamente en el registro EBX.

Tenga en cuenta que la función de número de serie del procesador debe estar habilitada en la configuración del BIOS para funcionar.


EAX=4 y EAX=8000'001Dh: Jerarquía y topología de caché

Estas dos hojas se utilizan para proporcionar información sobre los niveles de jerarquía de caché disponibles para el núcleo del procesador en el que CPUIDse ejecuta la instrucción. Leaf 4se utiliza en procesadores Intel y leaf 8000'001Dhse utiliza en procesadores AMD: ambos devuelven datos en EAX, EBX, ECX y EDX, utilizando el mismo formato de datos excepto que leaf 4devuelve algunos campos adicionales que se consideran "reservados" para leaf 8000'001Dh. Ambos proporcionan información de caché de CPU en una serie de subhojas seleccionadas por ECX: para obtener información sobre todos los niveles de caché, es necesario invocar CPUIDrepetidamente, con EAX= 4o 8000'001Dhy ECX configurados en valores crecientes comenzando desde 0 (0,1,2,...) hasta que se encuentre una subhoja que no describa ninguna caché (EAX[4:0]=0). Las subhojas que devuelven información de caché pueden aparecer en cualquier orden, pero todas aparecerán antes de la primera subhoja que no describa ninguna caché.

En la siguiente tabla, los campos que están definidos para la hoja 4pero no para la hoja 8000'001Dhestán resaltados con color de celda amarillo y un elemento (#4) .

  1. ^ Intel AP-485, revisiones 31 [81] y 32, enumera los bits 9:0 de EDX como un campo "Prefetch Stride"; esto se eliminó en la revisión 33 y en toda la documentación posterior de Intel, y no se conoce ningún procesador que use EDX de esta manera.
  2. ^ ab Para la hoja 4 de CPUID, los bits 11:10 de EAX están documentados solo para el procesador Xeon Phi "Knights Corner" ( GenuineIntelFamilia ). [40] Para otros procesadores, se deben utilizar en su lugar los bits 1:0 de EDX.0Bh

Para cualquier caché que sea válido y no totalmente asociativo, el valor devuelto en ECX es la cantidad de conjuntos en el caché menos 1. (Para cachés totalmente asociativos, ECX debe tratarse como si devolviera el valor 0). Para cualquier caché dado descrito por una subhoja de CPUIDleaf 4o 8000'001Dh, el tamaño total del caché en bytes se puede calcular como:

CacheSize = (EBX[11:0]+1) * (EBX[21:12]+1) * (EBX[31:22]+1) * (ECX+1)

Por ejemplo, en las CPU Intel Crystalwell , ejecutar CPUID con EAX=4 y ECX=4 hará que el procesador devuelva la siguiente información de tamaño para su caché de nivel 4 en EBX y ECX: EBX=03C0F03Fy ECX=00001FFF- esto debe interpretarse como que este caché tiene un tamaño de línea de caché de 64 bytes (EBX[11:0]+1), tiene 16 líneas de caché por etiqueta (EBX[21:12]+1), es asociativo de conjuntos de 16 vías (EBX[31:22]+1) con 8192 conjuntos (ECX+1), para un tamaño total de 64*16*16*8192=134217728 bytes, o 128 megabytes binarios.

EAX=4 y EAX=Bh: Topología de caché y subprocesos/núcleos de Intel

Estas dos hojas se utilizan para la topología del procesador (subproceso, núcleo, paquete) y la enumeración de la jerarquía de caché en los procesadores multinúcleo (y con hiperproceso) de Intel. [82] A partir de 2013, AMD no utiliza estas hojas, pero tiene formas alternativas de realizar la enumeración de núcleos. [83]

A diferencia de la mayoría de las otras hojas CPUID, la hoja Bh devolverá diferentes valores en EDX dependiendo de qué procesador lógico ejecute la instrucción CPUID; el valor devuelto en EDX es en realidad el id x2APIC del procesador lógico. Sin embargo, el espacio de id x2APIC no se asigna continuamente a procesadores lógicos; puede haber brechas en la asignación, lo que significa que algunos id x2APIC intermedios no necesariamente corresponden a ningún procesador lógico. En los otros registros se proporciona información adicional para asignar los id x2APIC a núcleos. Aunque la hoja Bh tiene subhojas (seleccionadas por ECX como se describe más adelante), el valor devuelto en EDX solo se ve afectado por el procesador lógico en el que se ejecuta la instrucción, pero no por la subhoja.

La topología de procesadores expuesta por la hoja Bh es jerárquica, pero con la extraña salvedad de que el orden de los niveles (lógicos) en esta jerarquía no necesariamente corresponde al orden en la jerarquía física ( SMT /núcleo/paquete). Sin embargo, cada nivel lógico puede ser consultado como una subhoja ECX (de la hoja Bh) para su correspondencia con un "tipo de nivel", que puede ser SMT, núcleo o "inválido". El espacio de identificación de nivel comienza en 0 y es continuo, lo que significa que si una identificación de nivel es inválida, todas las identificaciones de nivel superior también lo serán. El tipo de nivel se devuelve en los bits 15:08 de ECX, mientras que la cantidad de procesadores lógicos en el nivel consultado se devuelve en EBX. Finalmente, la conexión entre estos niveles y las identificaciones de x2APIC se devuelve en EAX[4:0] como la cantidad de bits que la identificación de x2APIC debe desplazarse para obtener una identificación única en el siguiente nivel.

Como ejemplo, un procesador Westmere de doble núcleo capaz de realizar hiperprocesamiento (es decir, que tenga dos núcleos y cuatro subprocesos en total) podría tener los identificadores x2APIC 0, 1, 4 y 5 para sus cuatro procesadores lógicos. La hoja Bh (=EAX), subhoja 0 (=ECX) de CPUID podría, por ejemplo, devolver 100h en ECX, lo que significa que el nivel 0 describe la capa SMT (hiperprocesamiento), y devolver 2 en EBX porque hay dos procesadores lógicos (unidades SMT) por núcleo físico. El valor devuelto en EAX para esta subhoja 0 debería ser 1 en este caso, porque desplazar los identificadores x2APIC antes mencionados a la derecha en un bit proporciona un número de núcleo único (en el siguiente nivel de la jerarquía de identificadores de nivel) y borra el bit de identificador SMT dentro de cada núcleo. Una forma más sencilla de interpretar esta información es que el último bit (bit número 0) del id de x2APIC identifica la unidad SMT/hyperthreading dentro de cada núcleo en nuestro ejemplo. Avanzar a la subhoja 1 (haciendo otra llamada a CPUID con EAX=Bh y ECX=1) podría, por ejemplo, devolver 201h en ECX, lo que significa que este es un nivel de tipo de núcleo, y 4 en EBX porque hay 4 procesadores lógicos en el paquete; EAX devuelto podría ser cualquier valor mayor que 3, porque resulta que el bit número 2 se utiliza para identificar el núcleo en el id de x2APIC. Tenga en cuenta que el bit número 1 del id de x2APIC no se utiliza en este ejemplo. Sin embargo, EAX devuelto en este nivel bien podría ser 4 (y resulta ser así en un Clarkdale Core i3 5x0) porque eso también proporciona un id único en el nivel de paquete (=0 obviamente) al cambiar el id de x2APIC por 4 bits. Por último, puede que te preguntes qué nos puede decir la hoja EAX=4 que no hayamos descubierto ya. En EAX[31:26] devuelve los bits de máscara APIC reservados para un paquete; en nuestro ejemplo, serían 111b porque los bits 0 a 2 se utilizan para identificar procesadores lógicos dentro de este paquete, pero el bit 1 también está reservado, aunque no se utiliza como parte del esquema de identificación de procesadores lógicos. En otras palabras, los identificadores APIC 0 a 7 están reservados para el paquete, aunque la mitad de estos valores no se asignan a un procesador lógico.

La jerarquía de caché del procesador se explora observando las subhojas de la hoja 4. Los identificadores APIC también se utilizan en esta jerarquía para transmitir información sobre cómo los diferentes niveles de caché son compartidos por las unidades SMT y los núcleos. Para continuar con nuestro ejemplo, la caché L2, que es compartida por las unidades SMT del mismo núcleo pero no entre núcleos físicos en Westmere, se indica mediante EAX[26:14] establecido en 1, mientras que la información de que la caché L3 es compartida por todo el paquete se indica estableciendo esos bits en (al menos) 111b. Los detalles de la caché, incluidos el tipo de caché, el tamaño y la asociatividad, se comunican a través de los otros registros en la hoja 4.

Tenga en cuenta que las versiones anteriores de la nota de aplicación 485 de Intel contienen información engañosa, en particular con respecto a la identificación y el recuento de núcleos en un procesador multinúcleo; [84] incluso se han incorporado errores por la mala interpretación de esta información en el código de muestra de Microsoft para usar CPUID, incluso para la edición 2013 de Visual Studio, [85] y también en la página sandpile.org para CPUID, [86] pero el ejemplo de código de Intel para identificar la topología del procesador [82] tiene la interpretación correcta, y el Manual del desarrollador de software de Intel actual tiene un lenguaje más claro. El código de producción multiplataforma (de código abierto) [87] de Wildfire Games también implementa la interpretación correcta de la documentación de Intel.

En una presentación de Intel de 2010 se ofrecen ejemplos de detección de topología que involucran procesadores Intel más antiguos (anteriores a 2010) que carecen de x2APIC (por lo tanto, no implementan la hoja EAX=Bh). [88] Tenga en cuenta que el uso de ese método de detección más antiguo en procesadores Intel de 2010 y más nuevos puede sobreestimar la cantidad de núcleos y procesadores lógicos porque el método de detección antiguo supone que no hay espacios en el espacio de identificación de APIC, y esta suposición es violada por algunos procesadores más nuevos (comenzando con la serie Core i3 5x0), pero estos procesadores más nuevos también vienen con un x2APIC, por lo que su topología se puede determinar correctamente utilizando el método de hoja EAX=Bh.

EAX=5: Funciones MONITOR/MWAIT

Esto devuelve información de funciones relacionada con las instrucciones MONITORy MWAITen los registros EAX, EBX, ECX y EDX.

  1. ^ Los estados C0 a C7 son estados C específicos del procesador, que no necesariamente corresponden 1:1 a los estados C ACPI .

EAX=6: Gestión térmica y energética

Esto devuelve bits de características en el registro EAX e información adicional en los registros EBX, ECX y EDX.

  1. ^ Solo en los procesadores de la familia Intel Pentium 4, el bit 2 de EAX se utiliza para indicar OPP (protección del punto operativo) [90] en lugar de ARAT.
  2. ^ Para habilitar el modo de acceso rápido (sin serialización) para el IA32_HWP_REQUESTMSR en las CPU que lo admiten, es necesario establecer el bit 0 del FAST_UNCORE_MSRS_CTL( 657h) MSR.
  1. ^ El bit "ACNT2 Capability" aparece en Intel AP-485 rev 038 [92] y 039, pero no aparece en ninguna revisión de Intel SDM. Se sabe que la característica existe solo en algunas CPU Intel, por ejemplo, Xeon "Harpertown" con versión E0. [93]

EAX=7, ECX=0: Funciones extendidas

Esto devuelve indicadores de funciones extendidas en EBX, ECX y EDX. Devuelve el valor ECX máximo para EAX=7 en EAX.

  1. ^ abc A partir de abril de 2024, los bits FZM, MPRR y SGX_TEM solo aparecen en la documentación de Intel TDX [95] y no están configurados en ningún procesador conocido.

EAX=7, ECX=1: Funciones extendidas

Esto devuelve indicadores de funciones extendidas en los cuatro registros.

  1. ^ A partir de abril de 2024, el bit DEDUP solo aparece en la documentación de Intel TDX [95] y no está configurado en ningún procesador conocido.
  2. ^ El soporte para la MWAITinstrucción puede indicarse mediante CPUID.(EAX=1).ECX[3] o CPUID.(EAX=7,ECX=1).EDX[23]. (Se pueden configurar uno o ambos). El primero MONITORtambién indica soporte para la instrucción, mientras que el último no indica de una forma u otra si la MONITORinstrucción está presente. MWAITwithout MONITORpuede estar presente en sistemas que admiten la característica "Monitorless MWAIT" (que se indica mediante CPUID.(EAX=5).ECX[3] ).

EAX=7, ECX=2: Funciones extendidas

Esto devuelve indicadores de funciones extendidas en EDX.

EAX, EBX y ECX están reservados.

EAX=0Dh: Características y componentes de estado de XSAVE

Esta hoja se utiliza para enumerar las características y los componentes de estado de XSAVE.

La extensión del conjunto de instrucciones XSAVE está diseñada para guardar/restaurar el estado extendido de la CPU (normalmente con el fin de cambiar de contexto ) de una manera que se pueda ampliar para cubrir nuevas extensiones del conjunto de instrucciones sin que el código de cambio de contexto del SO necesite comprender los detalles de las nuevas extensiones. Esto se hace definiendo una serie de componentes de estado , cada uno con un tamaño y un desplazamiento dentro de un área de almacenamiento determinada, y cada uno correspondiente a un subconjunto del estado necesario para una extensión de CPU u otra. La EAX=0Dhhoja CPUID se utiliza para proporcionar información sobre qué componentes de estado admite la CPU y cuáles son sus tamaños/desplazamientos, de modo que el SO pueda reservar la cantidad adecuada de espacio y establecer los bits de habilitación asociados.

Los componentes de estado se pueden subdividir en dos grupos: estado de usuario (elementos de estado que son visibles para la aplicación, por ejemplo, registros vectoriales AVX-512 ) y estado de supervisor (elementos de estado que afectan a la aplicación pero que no son directamente visibles para el usuario, por ejemplo, configuración de interrupción del modo usuario). Los elementos de estado de usuario se habilitan configurando sus bits asociados en el XCR0registro de control, mientras que los elementos de estado de supervisor se habilitan configurando sus bits asociados en el MSR IA32_XSS( 0DA0h) - los elementos de estado indicados se convierten entonces en los componentes de estado que se pueden guardar y restaurar con la familia de instrucciones XSAVE/ XRSTOR.

El mecanismo XSAVE puede manejar hasta 63 componentes de estado de esta manera. Los componentes de estado 0 y 1 ( x87 y SSE , respectivamente) tienen desplazamientos y tamaños fijos; para los componentes de estado 2 a 62, se pueden consultar sus tamaños, desplazamientos y algunos indicadores adicionales ejecutando CPUIDcon EAX=0Dhy ECXestableciendo el índice del componente de estado. Esto devolverá los siguientes elementos en EAX, EBX y ECX (con EDX reservado):

Intentar consultar un componente de estado no compatible de esta manera da como resultado que EAX, EBX, ECX y EDX se establezcan en 0.

Las subhojas 0 y 1 de CPUIDla hoja 0Dhse utilizan para proporcionar información sobre las características:

A partir de julio de 2023, los componentes de estado XSAVE que se han definido arquitectónicamente son:

  1. ^ El bit 0 XCR0está cableado a 1, de modo que las instrucciones XSAVE siempre admitirán guardar/restaurar el estado x87.
  2. ^ Para los registros XCR0y IA32_XSS, el bit 63 está reservado específicamente para la expansión del vector de bits: esto impide la existencia de un componente de estado 63.

EAX=12h: Capacidades de SGX

Esta hoja proporciona información sobre las capacidades admitidas de la función Intel Software Guard Extensions (SGX). La hoja proporciona varias subhojas, que se seleccionan con ECX.

La subhoja 0 proporciona información sobre las funciones de hoja SGX admitidas en EAX y los tamaños máximos de enclave SGX admitidos en EDX; ECX está reservado. EBX proporciona un mapa de bits que se puede configurar en el campo MISCSELECT en SECS (Estructura de control de enclave SGX): este campo se utiliza para controlar la información escrita en la región MISC de SSA (Área de estado de guardado SGX) cuando se produce una AEX (Salida de enclave asíncrona SGX).

La subhoja 1 proporciona un mapa de bits de los bits que se pueden configurar en el campo ATRIBUTOS de 128 bits de SECS en EDX:ECX:EBX:EAX (esto se aplica a la copia de SECS utilizada como entrada para la ENCLS[ECREATE]función de hoja). Los 64 bits superiores (dados en EDX:ECX) son un mapa de bits de los bits que se pueden configurar en XFRM (máscara de solicitud de característica X); esta máscara es una máscara de bits de los componentes de estado de la CPU (consulte la hoja 0Dh) que se guardarán en el SSA en caso de un AEX; tiene la misma disposición que el XCR0registro de control. Los demás bits se dan en EAX y EBX, de la siguiente manera:

  1. ^ Para la copia de SECS que existe dentro de un exclave, se utiliza el bit 0 (INIT) de SECS.ATTRIBUTES para indicar que el enclave se ha inicializado con ENCLS[EINIT]. Este bit debe ser 0 en la copia de SECS que se proporciona como entrada a ENCLS[CREATE].

Las subehojas 2 y superiores se utilizan para proporcionar información sobre qué regiones de memoria física están disponibles para su uso como secciones EPC (Enclave Page Cache) bajo SGX.

EAX=14h, ECX=0: Rastreo del procesador

Esta subhoja proporciona información sobre las funciones de Intel Processor Trace (también conocido como Real Time Instruction Trace).

El valor devuelto en EAX es el índice de la subhoja más alta compatible con CPUID con EAX=14h. EBX y ECX proporcionan indicadores de funciones, EDX está reservado.

EAX=15h y EAX=16h: frecuencias de reloj de cristal de CPU, TSC, bus y núcleo

Estas dos hojas proporcionan información sobre varias frecuencias en la CPU en EAX, EBX y ECX (EDX está reservado en ambas hojas).

  1. ^ abcde Campo no enumerado si es cero.
  2. ^ Los valores de frecuencia informados por leaf 16h son las frecuencias de especificación del procesador: son constantes para el procesador dado y no necesariamente reflejan la velocidad real del reloj de la CPU en el momento en que se llama a CPUID.

Si los valores devueltos en EBX y ECX de la hoja 15h son ambos distintos de cero, entonces la frecuencia TSC ( Time Stamp Counter ) en Hz viene dada por TSCFreq = ECX*(EBX/EAX).

En algunos procesadores (por ejemplo, Intel Skylake ), CPUID_15h_ECX es cero, pero CPUID_16h_EAX está presente y no es cero. En todos los procesadores conocidos donde este es el caso, [108] la frecuencia TSC es igual a la frecuencia base del procesador, y la frecuencia del reloj de cristal central en Hz se puede calcular como CoreCrystalFreq = (CPUID_16h_EAX * 10000000) * (CPUID_15h_EAX/CPUID_15h_EBX).

En los procesadores que enumeran la relación TSC/Core Crystal Clock en la hoja 15h de CPUID, la frecuencia del temporizador APIC será la frecuencia del Core Crystal Clock dividida por el divisor especificado por el Registro de configuración de división de APIC. [109]

EAX=17h: Enumeración de atributos del proveedor de SoC

Esta hoja está presente en sistemas donde se implementa un núcleo de IP de CPU x86 en un SoC ( sistema en chip ) de otro proveedor; mientras que las otras hojas CPUIDbrindan información sobre el núcleo de CPU x86, esta hoja brinda información sobre el SoC. Esta hoja toma un índice de subhoja en ECX.

La subhoja 0 devuelve un índice de subhoja máximo en EAX (al menos 3) e información de identificación de SoC en EBX/ECX/EDX:

  1. ^ A partir de mayo de 2024, se sabe que Intel ha asignado los siguientes ID de proveedor:
  2. ^ A partir de mayo de 2024, la documentación de Intel no especifica qué esquema de enumeración "Estándar de la industria" utilizar para el ID del proveedor en EBX[15:0] si se configura EBX[16].

Las subhojas 1 a 3 devuelven una cadena de marca de proveedor de SoC de 48 bytes en formato UTF-8 . La subhoja 1 devuelve los primeros 16 bytes en EAX, EBX, ECX, EDX (en ese orden); la subhoja 2 devuelve los siguientes 16 bytes y la subhoja 3 devuelve los últimos 16 bytes. Se permite que la cadena termine en nulo, pero no es obligatorio .

EAX=19h: Funciones de Intel Key Locker

Esta hoja proporciona información sobre las características de Intel Key Locker en EAX, EBX y ECX. EDX está reservado.

  1. ^ A partir de abril de 2024, el bit "Restricción de proceso" aparece únicamente en la documentación de Intel TDX [95] y no está configurado en ningún procesador conocido.


EAX=1Dh: Información del mosaico

Cuando ECX=0, se enumera la subhoja de "paleta" admitida más alta en EAX. Cuando , se devuelve ECX≥1información sobre la paleta n .

EAX=1Eh, ECX=0: TMULInformación

Esta hoja devuelve información sobre la TMULunidad (multiplicador de mosaicos).

EAX=1Eh, ECX=1: TMULInformación

Esta hoja devuelve banderas de características en la TMULunidad (multiplicador de mosaicos).


EAX=21h: Reservado para enumeración TDX

Cuando Intel TDX ( Trust Domain Extensions ) está activo, los intentos de ejecutar la CPUIDinstrucción por parte de un invitado TD (Trust Domain) serán interceptados por el módulo TDX. Este módulo, cuando CPUIDse invoca con EAX=21hy ECX=0(leaf 21h, sub-leaf 0), devolverá el índice de la sub-leaf admitida más alta para leaf 21hen EAXy una cadena de identificación de proveedor del módulo TDX como una cadena ASCII de 12 bytes en EBX, EDX, ECX (en ese orden). La propia implementación del módulo de Intel devuelve la cadena de identificación de proveedor (con cuatro espacios finales) [111] - para este módulo, la información de características adicionales no está disponible a través de y, en su lugar, debe obtenerse a través de la instrucción específica de TDX."IntelTDX    "CPUIDTDCALL

Esta hoja está reservada en el hardware y (en los procesadores cuya hoja básica más alta sea 21ho superior) devolverá 0 en EAX/EBX/ECX/EDX cuando se ejecute directamente en la CPU.

EAX=24 h, ECX=0: ISA vectorial convergente AVX10

Esto devuelve una subhoja máxima admitida en la información de características de EAX y AVX10 en EBX. [103] (ECX y EDX están reservados).

EAX=24h, ECX=1: Funciones discretas de AVX10

La subhoja 1 está reservada para las funciones de AVX10 que no están vinculadas a una versión. Actualmente, no hay ninguna definida.

EAX=2000'0000h: Función Xeon Phi más alta implementada

La función más alta se devuelve en EAX. Esta hoja solo está presente en los procesadores Xeon Phi . [112]

EAX=2000'0001h: Características de Xeon Phi

Esta función devuelve indicadores de características.

EAX=4000'0000h-4FFFF'FFFh: Reservado paraHipervisores

Cuando la CPUIDinstrucción se ejecuta bajo la virtualización Intel VT-x o AMD-v , será interceptada por el hipervisor, lo que le permitirá devolver CPUIDindicadores de características que difieren de los del hardware subyacente. Las CPUIDhojas no se implementan en el hardware y están reservadas para que las utilicen los hipervisores para proporcionar identificación específica del hipervisor e información de características a través de este mecanismo de intercepción.40000000h4FFFFFFFh

Para leaf 40000000h, se espera que el hipervisor devuelva el índice de la hoja CPUID de hipervisor compatible más alta en EAX y una cadena de identificación de hipervisor de 12 caracteres en EBX, ECX, EDX (en ese orden). Para leaf 40000001h, el hipervisor puede devolver una firma de identificación de interfaz en EAX (por ejemplo, los hipervisores que desean anunciar que son compatibles con Hyper-V pueden devolverla en EAX 0x31237648) “Hv#1”. [113] [114] Los formatos de leaves 40000001hy hasta la hoja compatible más alta son, de lo contrario, específicos del hipervisor. Los hipervisores que implementan estas leaves normalmente también establecerán el bit 31 de ECX para la hoja CPUID 1 para indicar su presencia.

Los hipervisores que exponen más de una interfaz de hipervisor pueden proporcionar conjuntos adicionales de hojas de CPUID para las interfaces adicionales, con un espaciado de 100hhojas por interfaz. Por ejemplo, cuando QEMU está configurado para proporcionar interfaces tanto de Hyper-V como de KVM , proporcionará información de Hyper-V a partir de la hoja de CPUID 40000000he información de KVM a partir de la hoja 40000100h. [115] [116]

Algunos hipervisores que se sabe que devuelven una cadena de identificación de hipervisor en la hoja 40000000hincluyen:

EAX=8000'0000h: Función extendida más alta implementada

El parámetro de llamada más alto se devuelve en EAX.

EBX/ECX/EDX devuelven la cadena de identificación del fabricante (igual que EAX=0) en las CPU AMD pero no en las Intel.

EAX=8000'0001h: Información ampliada del procesador y bits de funciones

Esto devuelve indicadores de funciones extendidas en EDX y ECX.

Muchos de los bits de la hoja EDX(bits 0 a 9, 12 a 17, 23 y 24) son duplicados de los EDXde la EAX=1hoja: estos bits están resaltados en amarillo claro. (Estos bits duplicados están presentes en las CPU AMD, pero no en las Intel).

Las características de AMD son las siguientes: [135] [136]

  1. ^ El uso del bit 10 de EDX para indicar soporte para SYSCALL/ SYSRETsolo es válido en las CPU AuthenticAMD de la Familia 5 Modelo 7 ( AMD K6 , 250 nm "Little Foot"); para todos los demás procesadores, se debe usar el bit 11 de EDX.

    Estas instrucciones se introdujeron por primera vez en el Modelo 7 [137] : el bit CPUID para indicar su soporte se trasladó [138] al bit EDX 11 a partir del Modelo 8 ( AMD K6-2 ) en adelante.

  2. ^ En las CPU Intel, el bit CPUID para SYSCALL/ SYSRETsolo se establece si la CPUIDinstrucción se ejecuta en modo de 64 bits. [139]
  3. ^ ab En algunos procesadores - Cyrix MediaGXm , [141] varios Geodes (NatSemi Geode GXm, GXLV, GX1; AMD Geode GX1 [142] ) y Transmeta Crusoe [143] - los bits EDX 16 y 24 tienen un significado diferente:
  4. ^ El bit 19 de EDX se utiliza para la identificación de la marca de la CPU solo en los procesadores AuthenticAMD de la Familia 6 : el bit, combinado con la firma del procesador y la velocidad del FSB , se utiliza para identificar procesadores con capacidad para múltiples procesadores o que llevan la marca Sempron . [144]
  5. ^ El bit 25 de ECX aparece como StreamPerfMon solo en la revisión 3.20 de AMD APM [146] ; aparece como reservado en revisiones posteriores. El bit está configurado solo en las CPU Excavator y Steamroller.

EAX=8000'0002h,8000'0003h,8000'0004h: Cadena de marca del procesador

Estos devuelven la cadena de marca del procesador en EAX, EBX, ECX y EDX. CPUIDse debe emitir con cada parámetro en secuencia para obtener la cadena de marca del procesador ASCII de 48 bytes completa. [147] Es necesario verificar si la característica está presente en la CPU emitiendo CPUIDcon EAX = 80000000hfirst y verificando si el valor devuelto no es menor que 80000004h.

En la documentación de Intel/AMD se especifica que la cadena debe terminar en nulo , pero no siempre es así (por ejemplo, se sabe que DM&P Vortex86DX3 y AMD Ryzen 7 6800HS devuelven cadenas de marca que no terminan en nulo en las hojas 80000002h- 80000004h[148] [149] ), y el software no debería depender de ello.

#include <stdio.h> #include <string.h> #include <cpuid.h>   int main () { int sin signo regs [ 12 ]; char str [ tamaño de ( regs ) + 1 ];       __cpuid ( 0x80000000 , registros [ 0 ], registros [ 1 ], registros [ 2 ], registros [ 3 ]);     si ( regs [ 0 ] < 0x80000004 ) devuelve 1 ;      __cpuid ( 0x80000002 , regs [ 0 ], regs [ 1 ], regs [ 2 ], regs [ 3 ]); __cpuid ( 0x80000003 , regs [ 4 ], regs [ 5 ], regs [ 6 ], regs [ 7 ]); __cpuid ( 0x80000004 , regs [ 8 ], regs [ 9 ], regs [ 10 ], regs [ 11 ]);               memcpy ( str , regs , tamañode ( regs )); str [ tamañode ( regs )] = '\0' ; printf ( "%s \n " , str );        devuelve 0 ; }

En los procesadores AMD, desde el Athlon de 180 nm en adelante ( AuthenticAMDFamilia 6 Modelo 2 y posteriores), es posible modificar la cadena de marca del procesador devuelta por CPUID leaves 80000002h- 80000004hutilizando la WRMSRinstrucción para escribir una cadena de reemplazo de 48 bytes en los MSR C0010030h- C0010035h. [144] [150] Esto también se puede hacer en AMD Geode GX/LX, aunque utilizando MSR 300Ah- 300Fh. [151]

En algunos casos, para determinar el proveedor de la CPU es necesario examinar no solo el ID del proveedor en la hoja 0 de CPUID y la firma de la CPU en la hoja 1, sino también la cadena de marca del procesador en las hojas 80000002h- 80000004h. Los casos conocidos incluyen:

EAX=8000'0005h: identificadores de caché L1 y TLB

Esto proporciona información sobre la caché de nivel 1 del procesador y las características TLB en EAX, EBX, ECX y EDX de la siguiente manera: [a]

  1. ^ En algunas CPU Cyrix y Geode más antiguas (específicamente, solo CPU Familia 5 Modelo 4), leaf CyrixInsteadexiste pero tiene un formato completamente diferente, similar al de leaf 2. [156]Geode by NSC80000005h
  2. ^ En procesadores que sólo pueden manejar páginas pequeñas en sus TLB, esta hoja retornará 0 en EAX. (En tales procesadores, que incluyen por ejemplo AMD K6 y Transmeta Crusoe, las entradas de páginas grandes en las tablas de páginas se dividen en páginas de 4K según sea necesario al ingresar a la TLB). En
    algunos procesadores, por ejemplo VIA Cyrix III "Samuel", [157] esta hoja retorna 0x80000005en EAX. Esto tiene el mismo significado que EAX=0, es decir, no hay TLB de páginas grandes.
  3. ^ ab En las CPU Transmeta, el valor FFhse utiliza para indicar una TLB de 256 entradas.
  4. ^ abc Para los campos de asociatividad de leaf 80000005h, se utilizan los siguientes valores:

EAX=8000'0006h: Funciones de caché L2 extendidas

Devuelve detalles de la caché L2 en ECX, incluido el tamaño de línea en bytes (bits 07 - 00), el tipo de asociatividad (codificado por un campo de 4 bits; bits 15 - 12) y el tamaño de la caché en KB (bits 31 - 16).

#incluir <stdio.h> #incluir <cpuid.h>  int main () { entero sin signo eax , ebx , ecx , edx ; entero sin signo lsize , assoc , cache ;             __cpuid ( 0x80000006 , eax , ebx , ecx , edx ); tamaño_l = ecx & 0xff ; asociación = ( ecx >> 12 ) & 0x07 ; caché = ( ecx >> 16 ) & 0xffff ;                         printf ( "Tamaño de línea: %d B, Tipo asociado: %d, Tamaño de caché: %d KB. \n " , lsize , assoc , cache );    devuelve 0 ; }

EAX=8000'0007h: Información de administración de energía del procesador y capacidades RAS

Esta función proporciona información sobre la administración de energía, los informes de energía y las capacidades RAS ( confiabilidad, disponibilidad y capacidad de servicio ) de la CPU.

EAX=8000'0008h: Tamaños de direcciones físicas y virtuales

  1. ^ La función LMSLE (Long Mode Segment Limit Enable) no tiene su propio indicador CPUID y se detecta al verificar la familia y el modelo de la CPU. Se introdujo en las CPU AuthenticAMDde la familia 0Fh, modelo 14h [161] (90 nm Athlon64/Opteron) y está presente en todas las CPU AMD posteriores, excepto las que tienen el indicador 'no_efer_lmsle' configurado.
  2. ^ Un valor de 0 indica que el "Tamaño de la dirección física del invitado" es el mismo que el "Número de bits de dirección física", especificado en EAX[7:0].

EAX=8000'000Ah: características del SVM

Esta hoja devuelve información sobre las características de AMD SVM ( máquina virtual segura ) en EAX, EBX y EDX.

  1. ^ Las primeras revisiones de la documentación "Pacifica" de AMD enumeraban el bit 8 de EAX como un bit siempre cero reservado para el uso del hipervisor. [163]

    La documentación posterior de AMD, como #25481 "Especificación CPUID" rev 2.18 [164] y posteriores, solo incluye el bit como reservado.

    En la versión 2.30 [165] y posteriores, se indica un bit diferente como reservado para el uso del hipervisor: CPUID.(EAX=1):ECX[bit 31].

  2. ^ El bit 9 de EDX aparece brevemente en algunas revisiones anteriores del documento n.° 25481 de AMD "Especificación CPUID", y está configurado solo en algunas CPU AMD Bobcat . [166]

    Rev 2.28 of #25481 lists the bit as "Ssse3Sse5Dis"[167] - in rev 2.34, it is listed as having been removed from the spec at rev 2.32 under the name "SseIsa10Compat".[168]

EAX=8000'001Fh: Encrypted Memory Capabilities

EAX=8000'0021h: Extended Feature Identification

  1. ^ If the downgrade from 512-bit to 256-bit datapath is enabled, then AVX-512 instructions that work on 512-bit data items will be split into two 256-bit parts that will be issued over two consecutive cycles. This datapath downgrade can help improve power efficiency for some workloads.[173]

EAX=8FFF'FFFFh: AMD Easter Egg

Several AMD CPU models will, for CPUID with EAX=8FFFFFFFh, return an Easter Egg string in EAX, EBX, ECX and EDX.[175][176] Known Easter Egg strings include:

EAX=C000'0000h: Highest Centaur Extended Function

Returns index of highest Centaur leaf in EAX. If the returned value in EAX is less than C0000001h, then Centaur extended leaves are not supported.

Present in CPUs from VIA and Zhaoxin.

On IDT WinChip CPUs (CentaurHauls Family 5), the extended leaves C0000001h-C0000005h do not encode any Centaur-specific functionality but are instead aliases of leaves 80000001h-80000005h.[178]

EAX=C000'0001h: Centaur Feature Information

This leaf returns Centaur feature information (mainly VIA PadLock) in EDX.[179][180] (EAX, EBX and ECX are reserved.)

  1. ^ a b c d On VIA Nehemiah and Antaur CPUs (CentaurHauls Family 6 Model 9 only),[181] bits 0,1,4,5 are used differently:

CPUID usage from high-level languages

Inline assembly

This information is easy to access from other languages as well. For instance, the C code for gcc below prints the first five values, returned by the cpuid:

#include <stdio.h>#include <cpuid.h>int main(){ unsigned int i, eax, ebx, ecx, edx; for (i = 0; i < 5; i++) { __cpuid(i, eax, ebx, ecx, edx); printf ("InfoType %x\nEAX: %x\nEBX: %x\nECX: %x\nEDX: %x\n", i, eax, ebx, ecx, edx); } return 0;}

In MSVC and Borland/Embarcadero C compilers (bcc32) flavored inline assembly, the clobbering information is implicit in the instructions:

#include <stdio.h>int main(){ unsigned int a, b, c, d, i = 0; __asm { /* Do the call. */ mov EAX, i; cpuid; /* Save results. */ mov a, EAX; mov b, EBX; mov c, ECX; mov d, EDX; } printf ("InfoType %x\nEAX: %x\nEBX: %x\nECX: %x\nEDX: %x\n", i, a, b, c, d); return 0;}

If either version was written in plain assembly language, the programmer must manually save the results of EAX, EBX, ECX, and EDX elsewhere if they want to keep using the values.

Wrapper functions

GCC also provides a header called <cpuid.h> on systems that have CPUID. The __cpuid is a macro expanding to inline assembly. Typical usage would be:

#include <stdio.h>#include <cpuid.h>int main(){ unsigned int eax, ebx, ecx, edx; __cpuid(0 /* vendor string */, eax, ebx, ecx, edx); printf("EAX: %x\nEBX: %x\nECX: %x\nEDX: %x\n", eax, ebx, ecx, edx); return 0;}

But if one requested an extended feature not present on this CPU, they would not notice and might get random, unexpected results. Safer version is also provided in <cpuid.h>. It checks for extended features and does some more safety checks. The output values are not passed using reference-like macro parameters, but more conventional pointers.

#include <stdio.h>#include <cpuid.h>int main(){ unsigned int eax, ebx, ecx, edx; /* 0x81234567 is nonexistent, but assume it exists */ if (!__get_cpuid (0x81234567, &eax, &ebx, &ecx, &edx)) { printf("Warning: CPUID request 0x81234567 not valid!\n"); return 1; } printf("EAX: %x\nEBX: %x\nECX: %x\nEDX: %x\n", eax, ebx, ecx, edx); return 0;}

Notice the ampersands in &a, &b, &c, &d and the conditional statement. If the __get_cpuid call receives a correct request, it will return a non-zero value, if it fails, zero.[182]

Microsoft Visual C compiler has builtin function __cpuid() so the cpuid instruction may be embedded without using inline assembly, which is handy since the x86-64 version of MSVC does not allow inline assembly at all. The same program for MSVC would be:

#include <stdio.h>#ifdef __MSVC__ #include <intrin.h>#endifint main(){ unsigned int regs[4]; int i; for (i = 0; i < 4; i++) { __cpuid(regs, i); printf("The code %d gives %d, %d, %d, %d", regs[0], regs[1], regs[2], regs[3]); } return 0;}

Many interpreted or compiled scripting languages are capable of using CPUID via an FFI library. One such implementation shows usage of the Ruby FFI module to execute assembly language that includes the CPUID opcode.

.NET 5 and later versions provide the System.Runtime.Intrinsics.X86.X86base.CpuId method. For instance, the C# code below prints the processor brand if it supports CPUID instruction:

using System.Runtime.InteropServices;using System.Runtime.Intrinsics.X86;using System.Text;namespace X86CPUID { class CPUBrandString { public static void Main(string[] args) { if (!X86Base.IsSupported) { Console.WriteLine("Your CPU does not support CPUID instruction."); } else { Span<int> raw = stackalloc int[12]; (raw[0], raw[1], raw[2], raw[3]) = X86Base.CpuId(unchecked((int)0x80000002), 0); (raw[4], raw[5], raw[6], raw[7]) = X86Base.CpuId(unchecked((int)0x80000003), 0); (raw[8], raw[9], raw[10], raw[11]) = X86Base.CpuId(unchecked((int)0x80000004), 0); Span<byte> bytes = MemoryMarshal.AsBytes(raw); string brand = Encoding.UTF8.GetString(bytes).Trim(); Console.WriteLine(brand); } } }}

CPU-specific information outside x86

Some of the non-x86 CPU architectures also provide certain forms of structured information about the processor's abilities, commonly as a set of special registers:

DSP and transputer-like chip families have not taken up the instruction in any noticeable way, in spite of having (in relative terms) as many variations in design. Alternate ways of silicon identification might be present; for example, DSPs from Texas Instruments contain a memory-based register set for each functional unit that starts with identifiers determining the unit type and model, its ASIC design revision and features selected at the design phase, and continues with unit-specific control and data registers. Access to these areas is performed by simply using the existing load and store instructions; thus, for such devices, there is no need for extending the register set for device identification purposes.[citation needed]

See also

References

  1. ^ "Intel 64 and IA-32 Architectures Software Developer's Manual" (PDF). Intel.com. Retrieved 2013-04-11.
  2. ^ "Detecting Intel Processors - Knowing the generation of a system CPU". Rcollins.org. Retrieved 2013-04-11.
  3. ^ "LXR linux-old/arch/i386/kernel/head.S". Lxr.linux.no. Archived from the original on 2012-07-13. Retrieved 2013-04-11.
  4. ^ a b c Debbie Wiles, CPU Identification, archived on 2006-06-04
  5. ^ B-CoolWare, TMi0SDGL x86 CPU/FPU detection library with source code, v2.15, June 2000 - see /SOURCE/REALCODE.ASM for a large collection of pre-CPUID x86 CPU detection routines. Archived on 14 Mar 2023.
  6. ^ "CPUID, EAX=4 - Strange results (Solved)". Software.intel.com. Retrieved 2014-07-10.
  7. ^ @InstLatX64 (February 28, 2019). "First encounter with "GenuineIotel" (o after I, instead of n)" (Tweet) – via Twitter.
  8. ^ "GenuineIotel CPUID dump for Intel Xeon E3-1231". instlatx64.
  9. ^ instlatx64, CPUID dump for RDC IAD 100. Retrieved 22 December 2022.
  10. ^ a b c d smxi, Inxi issue 197: Elbrus CPU support data and implementation. Retrieved 23 October 2023. Archived on 23 October 2023.
  11. ^ Grzegorz Mazur, Identification of x86 CPUs with CPUID support, 5 May 1997. Archived from the original on 24 May 1997.
  12. ^ Ingo Böttcher, CPUDET.PAS v1.61, 23 Oct 1996 - CPU identification program that tests for "AMD ISBETTER" string. Archived on 26 Apr 2024.
  13. ^ sorgelig (Aug 3, 2017). "ao486 CPUID instruction (in commit 43a2004)". GitHub. Archived from the original on 2023-12-04. Retrieved 2023-12-04.
  14. ^ a b sorgelig (Aug 30, 2020). "Update cpuid. · MiSTer-devel/ao486_MiSTer@82f5014". GitHub. Archived from the original on 2023-12-04. Retrieved 2023-12-04.
  15. ^ sorgelig (Aug 30, 2020). "ao486 CPUID instruction". GitHub. Archived from the original on October 23, 2023. Retrieved 4 Dec 2023.
  16. ^ "v586: 586 compatible soft core for FPGA". GitHub. 6 December 2021.
  17. ^ "Steam Hardware & Software Survey". store.steampowered.com. Retrieved 2022-07-26.
  18. ^ "Fun with Timers and cpuid - by Jim Cownie - CPU fun". 3 March 2021.
  19. ^ virt-what source tree, tests/lx86/proc/cpuinfo - PowerVM Lx86 cpuinfo dump. Archived on 10 Nov 2024.
  20. ^ iXBT Labs, VIA Nano CPUID Tricks, Aug 26, 2010. Archived on Aug 29, 2010.
  21. ^ IDT, WinChip 2A data sheet, v1.0, Jan 1999, page A-3.
  22. ^ VIA, C3 Nehemiah Datasheet, rev 1.13, Sep 29, 2004, page A-3.
  23. ^ Agner Fog, CpuIDFake, v1.00, Jan 22, 2010, see "Instructions.txt". Archived on Jul 9, 2010.
  24. ^ a b Transmeta, Crusoe BIOS Programmer's Guide, Jan 23, 2004, pages 63-65.
  25. ^ Transmeta, Efficeon BIOS Programmers Guide, Aug 19, 2003, section 8.3, page 148.
  26. ^ AMD, Geode LX Data Book, pub.id. 33234H, Feb. 2009, page 107. Archived on Dec 3, 2023.
  27. ^ DM&P, Vortex86EX2_A9133_Master_Data_Sheet_V11_BF, May 8, 2019, page 72.
  28. ^ "Chapter 3 Instruction Set Reference, A-L" (PDF). Intel 64 and IA-32 Architectures Software Developer's Manual. Intel Corporation. 2018-12-20. Retrieved 2018-12-20.
  29. ^ Intel, Pentium Processor Family Developer's Manual, 1997, order no. 241428-005, sections 3.4.1.2 (page 91), 17.5.1 (page 489) and appendix A (page 522) provide more detail on how the "processor type" field and the "dual processor" designation work.
  30. ^ InstLatx64, x86, x64 Instruction Latency, Memory Latency and CPUID dumps, 30 Sep 2023.
  31. ^ AMD, Enhanced Am486DX Microprocessor Family, pub.no. 20736 rev B, March 1997, section 9.2.2, page 55. Archived on 18 Oct 2023.
  32. ^ AMD, ÉlanSC400 and ÉlanSC410 Microcontrollers User's Manual, pub.no. 21030, 1997, section 3.6.2, page 73. Archived on 18 Oct 2023.
  33. ^ Cyrix, 5x86 BIOS Writers Guide, rev 1.12, order no. 92426-00, 1995, page 7
  34. ^ a b Cyrix, CPU Detection Guide, rev 1.01, 2 Oct 1997, page 6.
  35. ^ MiSTer ao486 source code, rtl/ao486/defines.v, line 70. Archived on 23 Oct 2023.
  36. ^ CPU-World, CPUID for Vortex86DX2 933 MHz. Archived on 17 Oct 2023.
  37. ^ CPU-World, CPUID for Vortex86EX2. Archived on 18 Oct 2023.
  38. ^ InstLatx64, Centaur CNS CPUID dump. Archived on 30 May 2023.
  39. ^ Jeff Atwood, Nasty Software Hacks and Intel's CPUID. Coding Horror, 16 Aug 2005.
  40. ^ a b Intel, Intel Xeon Phi Coprocessor Instruction Set Architecture Reference Manual, sep 2012, order no. 327364-001, appendix B.8, pages 673-674. Archived on 4 Aug 2021.
  41. ^ CPU-World, CPUID for Intel Itanium 2 1.50 GHz. Archived on 17 Oct 2023.
  42. ^ "[PATCH] x86/cpu: Add two Intel CPU model numbers - Tony Luck". lore.kernel.org. Retrieved 2024-09-24.
  43. ^ InstLatX64, 72-Core Intel Xeon Phi 7290 CPUID dump
  44. ^ InstLatx64, 96-Core AMD Ryzen Threadripper Pro 7995WX CPUID dump
  45. ^ Intel® Processor Identification and the CPUID Instruction (PDF), Intel, May 2002, archived from the original (PDF) on 2021-04-17
  46. ^ Linux 6.3 kernel sources, /arch/x86/include/asm/cpuid.h, line 69
  47. ^ gcc-patches mailing list, CPUID Patch for IDT Winchip, May 21, 2019
  48. ^ Geoff Chappell, CMPXCHG8B Support in the 32-Bit Windows Kernel, Jan 23, 2008. Archived on Jan 30, 2023.
  49. ^ AMD, AMD Processor Recognition Application Note, publication #20734, rev D, Jan 1997, page 13
  50. ^ Intel, AP-485 Application Note - Intel Processor Identification and the CPUID Instruction, order no. 241618-006, march 1997, table 5 on page 10, see bit 10.
  51. ^ Michal Necasek, SYSENTER, Where Are You?, OS/2 Museum, July 20, 2017
  52. ^ Geoff Chappell, ECX From CPUID Leaf 1, Jan 26, 2020. Archived on May 9, 2020.
  53. ^ Huggahalli, Ram; Iyer, Ravi; Tetrick, Scott (2005). "Direct Cache Access for High Bandwidth Network I/O". ACM SIGARCH Computer Architecture News. 33 (2): 50–59. CiteSeerX 10.1.1.85.3862. doi:10.1145/1080695.1069976. CiteSeerX:10.1.1.91.957.
  54. ^ Drepper, Ulrich (2007), What Every Programmer Should Know About Memory, CiteSeerX:10.1.1.91.957
  55. ^ a b Intel, Itanium Architecture Software Developer's Manual, rev 2.3, volume 4: IA-32 Instruction Set, may 2010, document number: 323208, table 2-5, page 4:81, see bits 20 and 30. Archived on Feb 15, 2012.
  56. ^ Intel, AP-485, Processor Identification and the CPUID Instruction flag, rev 30, jan 2006, page 26
  57. ^ Michal Necasek, HTT Means Hyper-Threading, Right?, OS/2 Museum, dec 11, 2017
  58. ^ "Mechanisms to determine if software is running in a VMware virtual machine". VMware Knowledge Base. VMWare. 2015-05-01. Intel and AMD CPUs have reserved bit 31 of ECX of CPUID leaf 0x1 as the hypervisor present bit. This bit allows hypervisors to indicate their presence to the guest operating system. Hypervisors set this bit and physical CPUs (all existing and future CPUs) set this bit to zero. Guest operating systems can test bit 31 to detect if they are running inside a virtual machine.
  59. ^ Kataria, Alok; Hecht, Dan (2008-10-01). "Hypervisor CPUID Interface Proposal". LKML Archive on lore.kernel.org. Archived from the original on 2019-03-15. Bit 31 of ECX of CPUID leaf 0x1. This bit has been reserved by Intel & AMD for use by hypervisors and indicates the presence of a hypervisor. Virtual CPU's (hypervisors) set this bit to 1 and physical CPU's (all existing and future CPU's) set this bit to zero. This bit can be probed by the guest software to detect whether they are running inside a virtual machine.
  60. ^ "AMD64 Technology AMD64 Architecture Programmer's Manual Volume 2: System Programming" (PDF) (3.41 ed.). Advanced Micro Devices, Inc. p. 498. 24593. Archived from the original (PDF) on 30 Sep 2023. Retrieved 9 September 2023. 15.2.2 Guest Mode This new processor mode is entered through the VMRUN instruction. When in guest mode, the behavior of some x86 instructions changes to facilitate virtualization. The CPUID function numbers 4000_0000h-4000_00FFh have been reserved for software use. Hypervisors can use these function numbers to provide an interface to pass information from the hypervisor to the guest. This is similar to extracting information about a physical CPU by using CPUID. Hypervisors use the CPUID Fn 400000[FF:00] bit to denote a virtual platform. Feature bit CPUID Fn0000_0001_ECX[31] has been reserved for use by hypervisors to indicate the presence of a hypervisor. Hypervisors set this bit to 1 and physical CPU's set this bit to zero. This bit can be probed by the guest software to detect whether they are running inside a virtual machine.
  61. ^ Intel SDM vol 2A, order no. 253666-053, Jan 2015, p. 244
  62. ^ a b Intel, Processor Identification and the CPUID Instruction Application Note 485, order no. 241618-037, Jan 2011, pages 31-32. Archived on 17 Oct 2023.
  63. ^ Intel, Itanium Processor Reference Manual for Software Development, rev 2.0, order no. 245320-003, December 2001, page 110. Archived from the original on 18 Feb 2004.
  64. ^ a b Intel, Processor Identification and the CPUID Instruction Application Note 485, order no. 241618-036, Aug 2009, page 26. Archived on 6 Oct 2023.
  65. ^ InstLatX64, Willamette-128 CPUID dump. Archived on 7 Dec 2019.
  66. ^ InstLatX64, Northwood-128 CPUID dump. Archived on 7 Dec 2019.
  67. ^ InstLatX64, Prescott-256 CPUID dump. Archived on 6 Dec 2019.
  68. ^ InstLatX64, Intel Tolapai CPUID dump. Archived on 19 Jan 2019.
  69. ^ Jason Gaston, (PATCH 2.6.24-rc5) x86 intel_cacheinfo.c: cpu cache info entry for Intel Tolapai, LKML, 20 Dec 2007. Archived on 9 Nov 2024.
  70. ^ VIA-Cyrix, Application Note 120: Cyrix III CPU BIOS Writer’s Guide, rev 1.1, 24 Nov 1999, page 13. Archived from the original on 29 Sep 2000.
  71. ^ InstlatX64, Intel Atom 230 CPUID dump. Archived on 7 Dec 2019.
  72. ^ WikiChip, Bonnell. Archived on 16 Jul 2017.
  73. ^ Cyrix, Cyrix CPU Detection Guide, rev 1.01, 2 Oct 1997, page 13.
  74. ^ CPU-World forum, Working Timna desktop 2023, page 2 - lists a CPUID dump from a Timna engineering sample. Archived on 9 Nov 2024.
  75. ^ Geoff Chappell, CPUID Leaf 2, 26 Jan 2020. Archived on Sep 4, 2023.
  76. ^ Intel, Itanium 2 Processor Reference Manual, order no. 251110-003, May 2004, page 192. Archived from the original on 7 Dec 2006.
  77. ^ Intel, Itanium 2 Processor Specification Update, order.no. 251141-028, Nov 2004, erratum 6 on page 26. Archived from the original on 25 Nov 2004.
  78. ^ Intel, Atom C3000 Processor Product Family Specification Update, order no. 336345-020, page 16, Mar 2023. Archived on 7 Oct 2023.
  79. ^ Intel, Xeon Processor 7500 Series Datasheet, order no. 323341-001, March 2010, page 150. Archived on Oct 8, 2023.
  80. ^ Intel, Optimization Reference Manual, volume 1, order no. 248966-049, jan 2024, chapter 9.6.3.3, p. 361. Archived on 19 Apr 2024.
  81. ^ Intel, Processor Identification and the CPUID Instruction, order no. 241618-031, sep 2006, page 32.
  82. ^ a b Shih Kuo (Jan 27, 2012). "Intel 64 Architecture Processor Topology Enumeration".
  83. ^ "Processor and Core Enumeration Using CPUID | AMD". Developer.amd.com. Archived from the original on 2014-07-14. Retrieved 2014-07-10.
  84. ^ "Sandybridge processors report incorrect core number?". Software.intel.com. 2012-12-29. Retrieved 2014-07-10.
  85. ^ "cpuid, __cpuidex". Msdn.microsoft.com. 2014-06-20. Retrieved 2014-07-10.
  86. ^ "x86 architecture - CPUID". sandpile.org. Retrieved 2014-07-10.
  87. ^ "topology.cpp in ps/trunk/source/lib/sysdep/arch/x86_x64 – Wildfire Games". Trac.wildfiregames.com. 2011-12-27. Archived from the original on 2021-03-09. Retrieved 2014-07-10.
  88. ^ Hyper-Threading Technology and Multi-Core Processor Detection
  89. ^ Intel, Architecture Instruction Set Extensions Programming Reference, order no. 319433-052, March 2024, chapter 17. Archived on Apr 7, 2024.
  90. ^ Intel, Intel Processor Identification and the CPUID Instruction (AP-485, rev 30), order no. 241618-030, Jan 2006, page 19.
  91. ^ Intel, Intel 64 and IA-32 Architecture Software Developer's Manual, order no. 352462-079, volume 3B, section 15.4.4.4, page 3503
  92. ^ Intel, Processor Identification and the CPUID Instruction, order no. 241618-038, apr 2012, p.38
  93. ^ Intel, Product Change Notification 108701, 1 aug 2008. Archived on May 11, 2023
  94. ^ a b "Performance Monitoring Impact of Intel Transactional Synchronization Extension Memory Ordering Issue" (PDF). Intel. June 2023. p. 8. Retrieved 8 May 2024.
  95. ^ a b c Intel, Architecture Specification: Intel Trust Domain Extensions (Intel TDX) Module, order no. 344425-001, sep 2020, pages 120-122. Archived from the original on Jul 29, 2021.
  96. ^ Intel, Deprecating the PCOMMIT instruction, sep 12, 2016. Archived on Apr 23, 2023.
  97. ^ Intel, AVX512-FP16 Architecture Specification (PDF), document number 347407-001, June 2021. Archived on Oct 26, 2022
  98. ^ a b c d "Speculative Execution Side Channel Mitigations" (PDF). Revision 2.0. Intel. May 2018 [January 2018]. Document Number: 336996-002. Retrieved 2018-05-26.
  99. ^ "IBRS patch series [LWN.net]".
  100. ^ a b c Intel, Flexible Return and Event Delivery (FRED) Specification, rev 6.1, December 2023, order no. 346446-007, page 14. Archived on Dec 22, 2023.
  101. ^ Intel, Software Developer's Manual, order no. 325462-080, June 2023 - information about prematurely busy shadow stacks provided in Volume 1, section 17.2.3 on page 410; Volume 2A, table 3.8 (CPUID EAX=7,ECX=2) on page 820; Volume 3C, table 25-14 on page 3958 and section 26.4.3 on page 3984.
  102. ^ LKML, Re: (PATCH v3 00/21) Enable CET Virtualization, Jun 16, 2023 - provides additional discussion of how the CET-SSS prematurely-busy stack issue interacts with virtualization.
  103. ^ a b Intel, Advanced Vector Extensions 10, rev 1.0, July 2023, order no. 355989-001. Archived on Jul 24, 2023.
  104. ^ a b Intel, Advanced Performance Extensions - Architecture Specification, rev 2.0, Aug 2023, order no. 355828-002, page 37. Archived on Sep 10, 2023.
  105. ^ a b c Intel, Branch History Injection and Intra-mode Branch Target Injection / CVE-2022-0001, CVE-2022-0002 / INTEL-SA-00598, 4 Aug 2022. Archived on 5 May 2023.
  106. ^ Intel, Return Stack Buffer Underflow / CVE-2022-29901, CVE-2022-28693 / INTEL-SA-00702, 12 Jul 2022. Archived on 13 Jul 2022.
  107. ^ Intel, Asynchronous Enclave Exit Notify and the EDECCSSA User Leaf Function, 30 Jun 2022. Archived on 21 Nov 2022.
  108. ^ Linux kernel git commit 604dc91, x86/tsc: Use CPUID.0x16 to calculate missing crystal frequency, 9 May 2019 - contains notes on computing the Core Crystal Clock frequency on CPUs that don't specify it, and corresponding C code.
  109. ^ Intel, SDM Volume 3A, order no 253668-083, March 2024, chapter 11.5.4, page 408
  110. ^ instlatx64, Spreadtrum SC9853I-IA CPUID dump
  111. ^ Intel, Architecture Specification: Intel Trust Domain Extensions (Intel TDX) Module, order no. 344425-005, page 93, Feb 2023. Archived on 20 Jul 2023.
  112. ^ a b Intel, Intel Xeon Phi Coprocessor Instruction Set Architecture Reference Manual, Sep 2012, order no. 327364-001, appendix B.8, pages 677. Archived on 4 Aug 2021.
  113. ^ a b Microsoft, Hyper-V Feature and Interface Discovery, 8 Jul 2022. Archived on 18 Nov 2023.
  114. ^ Geoff Chappell, HV_HYPERVISOR_INTERFACE, 10 Dec 2022. Archived on 1 Feb 2023.
  115. ^ QEMU documentation, Hyper-V Enlightenments. Archived on 17 Apr 2024.
  116. ^ Linux 6.8.7 kernel source, /source/arch/x86/kvm/cpuid.c, lines 1482-1488
  117. ^ Linux kernel documentation, KVM CPUID bits. Archived on 22 Aug 2022.
  118. ^ Linux 6.8.7 kernel source, /arch/x86/kvm/hyperv.c, line 2793
  119. ^ Linux kernel documentation, Virtualization support: 4.118 KVM_GET_SUPPORTED_HV_CPUID. Archived on 26 Mar 2024.
  120. ^ FreeBSD commit 560d5ed, 28 Jun 2013, see file /sys/amd64/vmm/x86.c, line 48. Archived on 22 Apr 2024.
  121. ^ HyperKit source code, /src/lib/vmm/x86.c line 42, 8 May 2021.
  122. ^ Xen, CPUID Interface to Xen. Archived on 22 Apr 2024.
  123. ^ QEMU source code, fb/target/i386/cpu.c, line 6475, 18 Mar 2024.
  124. ^ VMWare, Mechanisms to determine if software is running in a VMware virtual machine, 1 May 2015. Archived on 18 Jun 2023.
  125. ^ Project ACRN, CPUID Virtualization, 20 Oct 2022. Archived on 25 Mar 2023.
  126. ^ VirtualBox documentation, 9.30 Paravirtualized Debugging. Archived on 22 Apr 2024.
  127. ^ QNX, Hypervisor - Checking the guest's environment, 25 Mar 2022. Archived on 22 Apr 2024.
  128. ^ NetBSD source code, /sys/dev/nvmm/x86/nvmm_x86_vmx.c, line 1430, 6 Nov 2023.
  129. ^ OpenBSD source code, /sys/arch/amd64/include/vmmvar.h, line 24, 9 Apr 2024.
  130. ^ Siemens Jailhouse hypervisor documentation, hypervisor-interfaces.txt, line 39, 27 Jan 2020. Archived on Jul 5, 2024.
  131. ^ Intel HAXM source code, /core/cpuid.c, line 979, 20 Jan 2023. Archived on 22 Apr 2024.
  132. ^ Intel KGT source code (trusty branch), /vmm/vmexit/vmexit_cpuid.c, lines 17-75, 15 May 2019
  133. ^ Linux kernel v5.18.19 source code, /source/drivers/visorbus/visorchipset.c, line 28
  134. ^ N. Moore, virt: Support detection of LMHS SRE guests #25594, 1 Dec 2022 - Lockheed Martin-provided pull-request for systemd, adding CPUID hypervisor ID string for the LMHS SRE hypervisor. Archived on 23 Apr 2024.
  135. ^ CPUID Specification, publication no.25481, rev 2.34 (PDF), AMD, September 2010, archived from the original (PDF) on 18 Aug 2022
  136. ^ Linux kernel source code
  137. ^ AMD, AMD-K6 Processor Data Sheet, order no. 20695H/0, march 1998, section 24.2, page 283
  138. ^ AMD, AMD-K6 Processor Revision Guide, order no. 21846H/0, June 1999, section 3.2.1, page 17
  139. ^ Intel, Intel 64 and IA-32 Architectures Software Developer's Manual, order no. 325462-079, march 2023, table 3-8 on page 3-238
  140. ^ Lightweight Profiling Specification (PDF), AMD, August 2010, archived from the original (PDF) on 2012-11-27, retrieved 2013-04-03
  141. ^ Cyrix, Cyrix CPU Detection Guide, rev 1.01, oct 2, 1997, page 12
  142. ^ AMD, Geode GX1 Processor Data Book, rev 5.0, december 2003, pages 202 and 226. Archived on 20 Apr 2020.
  143. ^ Transmeta, Processor Recognition, 2002-05-07, page 5
  144. ^ a b AMD, Processor Recognition Application Note, pub.no. 20734, rev. 3.13, december 2005. Section 2.2.2 (p.20) and Section 3 (pages 33 to 40) provide details on how CPUID.(EAX=8000_0001):EDX[bit 19] should be used to identify processors. Section 3 also provides information on AMD's brand name string MSRs. Archived from the original on Jun 26, 2006.
  145. ^ AMD, Family 10h BKDG, document no. 31116, rev 3.62, jan 11, 2013, p. 388 - lists the NodeId bit. Archived on 16 Jan 2019.
  146. ^ AMD, AMD64 Architecture Programmer's Manual Volume 3, pub. no. 24594, rev 3.20, may 2013, page 579 - lists the StreamPerfMon bit
  147. ^ "Intel Processor Identification and the CPUID Instruction" (PDF). Download.intel.com. 2012-03-06. Retrieved 2013-04-11.
  148. ^ InstLatx64, Vortex86DX3 CPUID dump, 27 Sep 2021. Archived on 21 Oct 2021.
  149. ^ InstLatx64, AMD Ryzen 7 6800HS CPUID dump, 21 Feb 2022. Archived on 24 Mar 2023.
  150. ^ Chips and Cheese, Why you can’t trust CPUID, 27 Oct 2022. Archived on 3 Nov 2022.
  151. ^ AMD, Geode LX Databook, pub.id. 33234H, Feb 2009, page 207.
  152. ^ InstLatx64, 2x 24-core Montage Jintide C2460 CPUID dump
  153. ^ InstLatx64, 2x 24-core Intel Xeon Platinum 8160 CPUID dump
  154. ^ InstLatx64, Zhaoxin KaiXian ZX-C+ C4580 CPUID dump
  155. ^ InstLatx64, VIA Eden X4 C4250 CPUID dump
  156. ^ Cyrix, Application Note 112: Cyrix CPU Detection Guide, page 17, 21 July 1998.
  157. ^ Instlatx64, VIA Cyrix III "Samuel" CPUID dump
  158. ^ AMD, BKDG for AMD Family 10h Processors, pub.no. 31116, rev 3.62, jan 11, 2013, page 392. Archived on 16 Jan 2019.
  159. ^ a b c d AMD, PPR For AMD Family 19h Model 61h rev B1 procesors, pub.no. 56713, rev 3.05, Mar 8, 2023, pages 99-100. Archived on 25 Apr 2023.
  160. ^ AMD, BKDG for AMD Family 16h Models 00-0Fh processors, pub.no. 48571, rev 3.03, Feb 19, 2015, page 482. Archived on 16 Jan 2019.
  161. ^ AMD, BIOS and Kernel Developer's Guide for AMD Athlon 64 and AMD Opteron Processors, publication #26094, rev 3.30, feb 2006, pages 29-30 (lists Athlon 64 revision differences, including LMSLE) (archived on 16 Jan 2019), and Revision Guide for AMD Athlon 64 and AMD Opteron Processors, publication #25759, rev 3.79, july 2009, pages 7-8 (lists Athlon 64 revision IDs) (archived on 18 Jan 2019).
  162. ^ AMD, PPR for AMD Family 19h Model 01h, Revision B1 Processors, Volume 1 of 2, document no. 55898, rev 0.50, may 27, 2021, page 98 - lists branch-sampling bit. Archived on Jul 24, 2022
  163. ^ AMD, AMD64 Virtualization Codenamed "Pacifica" Technology, publication no. 33047, rev 3.01, May 2005, appendix B, page 81. Archived on Jun 13, 2011.
  164. ^ AMD, CPUID specification, publication #25481, revision 2.18, jan 2006, page 18.
  165. ^ AMD, CPUID specification, publication #25481, revision 2.34, sep 2010, pages 5 and 11.
  166. ^ Instlatx64, AMD E-350 CPUID dump - has CPUID.(EAX=8000000A):EDX[9] set.
  167. ^ AMD, CPUID specification, publication #25481, revision 2.28, apr 2008, page 21.
  168. ^ AMD, CPUID specification, publication #25481, revision 2.34, sep 2010, page 5 - lists "SseIsa10Compat" as having been dropped in November 2009.
  169. ^ a b AMD, PPR for AMD Family 19h Model 61h, Revision B1 processors, document no. 56713, rev 3.05, mar 8 2023, page 102. Archived on Apr 25, 2023.
  170. ^ a b c AMD, Processor Programming Reference (PPR) for AMD Family 1Ah Model 24h, Revision B0 Processors, order no. 57254, rev 3.00, Sep 26, 2024, pages 102, 118, 119 and 199.
  171. ^ AMD, Secure VM Service Module for SEV-SNP Guests, pub.no #58019, rev 1.00, Jul 2023, page 13. Archived on 5 Aug 2023.
  172. ^ a b AMD, PPR for AMD Family 19h Model 61h, Revision B1 processors, document no. 56713, rev 3.05, mar 8 2023, page 116. Archived on Apr 25, 2023.
  173. ^ AMD, 5th Gen AMD EPYC Processor Architecture, First Edition, October 2024, page 9.
  174. ^ a b c d e AMD, Technical Update Regarding Speculative Return Stack Overflow, rev 2.0, feb 2024. Archived on Apr 12, 2024.
  175. ^ Ferrie, Peter. "Attacks on Virtual Machine Emulators" (PDF). Symantec. Symantec Advanced Threat Research. Archived from the original (PDF) on 2007-02-07. Retrieved 15 March 2017.
  176. ^ Sandpile, x86 architecture CPUID. Retrieved 22 December 2022.
  177. ^ instlatx64, CPUID dump of AMD A4-5000, lists "HELLO KITTY" string for CPUID leaf 8FFFFFFFh. Retrieved 22 December 2022.
  178. ^ IDT, WinChip 2B Processor Data Sheet, v0.9, April 1999, chapter 3.3.3, page 31.
  179. ^ VIA, PadLock Programming Guide rev. 1.66, aug 4, 2005, page 5. Archived from the original on May 26, 2010
  180. ^ OpenEuler 1.0 LTS kernel sources, /arch/x86/include/asm/cpufeatures.h lines 147-178. Archived on Jul 30, 2023.
  181. ^ VIA, C3 Nehemiah Processor Datasheet, rev 1.13, Sep 29, 2004, page 21
  182. ^ "GCC-mirror/GCC". GitHub. 13 March 2022.
  183. ^ "ARM Information Center". Infocenter.arm.com. Retrieved 2013-04-11.
  184. ^ "Processor version codes and SRM constants". Archived from the original on 2014-09-08. Retrieved 2014-09-08.
  185. ^ a b "IBM System z10 Enterprise Class Technical Guide" (PDF).
  186. ^ "MIPS32 Architecture For Programmers, Volume III: The MIPS32 Privileged Resource Architecture" (PDF). MIPS Technologies, Inc. 2001-03-12.
  187. ^ "PowerPC Operating Environment Architecture, book III" (PDF).
  188. ^ S. Darwish, Ahmed. "[ANNOUNCE] x86-cpuid.org: A machine-readable CPUID repository". Linux Kernel Mailing List archive. Retrieved 20 July 2024.

Further reading

External links