Modulación por desplazamiento diferencial de fase
La implementación del receptor es económica, por lo que es de amplio uso en comunicaciones inalámbricas.
El primer bit del flujo de datos no hay con que compararlo y entonces hace referencia a un bit inicial.
La tabla de sincronización muestra la relación entre los datos de entrada y salida comparados por el circuito lógico y la fase en la salida del modulador balanceado.
La señal de salida del circuito lógico
tiene un valor de +V cuando la salida del circuito lógico es 1 y -V cuando es 0.
El modulador balanceado a su salida produce cuando hay 1 lógico la señal
Suponiendo que no exista atenuación, la señal recibida es exactamente
, se obtiene a la salida de este demodulador, la señal
: La última línea se obtiene mediante el uso de las identidades trigonométricas.
Como se infiere de la última ecuación, para que la señal de salida sea tan grande como sea posible, debe elegirse un tiempo
El esquema DPSK presenta sobre PSK la ventaja de que evita la necesidad de usar una complicada circuitería para generar la portadora local en el receptor.
Pero también tiene una desventaja relativa ya que al determinarse un bit en función de la señal recibida en dos sucesivos intervalos de bit, si en uno de ellos hay ruido el sistema no podrá determinar la señal lógica.
[3] El flujo de datos recuperados se compara con el que está retrasado por un tiempo de medio bit, en un circuito lógico representado por una compuerta XOR.
La frecuencia del reloj que se recupera con este método es igual a la frecuencia con que se reciben los datos.
El diagrama adjunto muestra la relación entre los datos y la sincronización del reloj recuperado.
Para evitar que esto suceda, en el transmisor los datos se codifican según un algoritmo predeterminado y se decodifican en recepción para recuperar la señal original.
