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La interfaz independiente de medios ( MII ) se definió originalmente como una interfaz estándar para conectar un bloque de control de acceso al medio (MAC) Fast Ethernet (es decir, 100 Mbit/s ) a un chip PHY . El MII está estandarizado por IEEE 802.3u y conecta diferentes tipos de PHY a MAC. Ser independiente de los medios significa que se pueden usar diferentes tipos de dispositivos PHY para conectarse a diferentes medios (es decir, par trenzado , fibra óptica , etc.) sin rediseñar ni reemplazar el hardware MAC. Por lo tanto, cualquier MAC puede usarse con cualquier PHY, independientemente del medio de transmisión de la señal de la red.
El MII se puede utilizar para conectar una MAC a una PHY externa mediante un conector enchufable o directamente a un chip PHY en la misma PCB . En las PC más antiguas, el conector CNR tipo B transportaba señales MII.
Los datos de red en la interfaz se enmarcan utilizando el estándar IEEE Ethernet . Como tal, consta de un preámbulo, un delimitador de trama inicial, encabezados Ethernet, datos específicos del protocolo y una verificación de redundancia cíclica (CRC). El MII original transfiere datos de red utilizando nibbles de 4 bits en cada dirección (4 bits de transmisión de datos, 4 bits de recepción de datos). Los datos se sincronizan a 25 MHz para alcanzar un rendimiento de 100 Mbit/s. El diseño MII original se ha ampliado para admitir señales reducidas y mayores velocidades. Las variantes actuales incluyen:
El bus serie de entrada/salida de datos de administración (MDIO) es un subconjunto del MII que se utiliza para transferir información de administración entre MAC y PHY. Al encenderse, mediante la negociación automática , el PHY generalmente se adapta a cualquier cosa a la que esté conectado, a menos que se modifiquen las configuraciones a través de la interfaz MDIO.
El MII estándar presenta un pequeño conjunto de registros: [2] : Sección 22.2.4 "Funciones de gestión"
El registro #15 está reservado; Los registros del 16 al 31 son específicos del proveedor. Los registros se utilizan para configurar el dispositivo y consultar el modo de funcionamiento actual. [ Se necesita más explicación ]
La palabra de estado MII es el dato más útil, ya que puede usarse para detectar si una NIC Ethernet está conectada a una red. Contiene un campo de bits con la siguiente información: [2] : Sección 22.2.4.2.2 "Capacidad 100BASE-X full duplex"
El reloj de transmisión es un reloj de funcionamiento libre generado por PHY en función de la velocidad del enlace (25 MHz para 100 Mbit/s, 2,5 MHz para 10 Mbit/s). Las señales de transmisión restantes son controladas por el MAC de forma sincrónica en el flanco ascendente de TX_CLK. Esta disposición permite que el MAC funcione sin tener que estar consciente de la velocidad del enlace. La señal de habilitación de transmisión se mantiene alta durante la transmisión de la trama y baja cuando el transmisor está inactivo.
El error de transmisión puede generarse durante uno o más períodos de reloj durante la transmisión de la trama para solicitar que la PHY corrompa deliberadamente la trama de alguna manera visible que impida que se reciba como válida. Esto puede usarse para cancelar una trama cuando se detecta algún problema después de que la transmisión ya haya comenzado. El MAC puede omitir la señal si no utiliza esta funcionalidad, en cuyo caso la señal debe estar baja para la PHY.
Más recientemente, se utiliza el aumento del error de transmisión fuera de la transmisión de tramas para indicar que las líneas de datos de transmisión se están utilizando para señalización con fines especiales. Específicamente, el valor de datos 0b0001 (mantenido continuamente con TX_EN bajo y TX_ER alto) se usa para solicitar que un PHY con capacidad EEE ingrese al modo de bajo consumo.
Las primeras siete señales del receptor son completamente análogas a las señales del transmisor, excepto que RX_ER no es opcional y se usa para indicar que la señal recibida no se pudo decodificar en datos válidos. El reloj de recepción se recupera de la señal entrante durante la recepción de la trama. Cuando no se puede recuperar ningún reloj (es decir, cuando el medio está en silencio), la PHY debe presentar un reloj en funcionamiento libre como sustituto.
No es necesario que la señal válida de datos de recepción (RX_DV) aumente inmediatamente cuando comienza la trama, pero debe hacerlo a tiempo para garantizar que el byte "inicio del delimitador de trama" esté incluido en los datos recibidos. Es posible que se pierdan algunos de los fragmentos del preámbulo.
De manera similar a transmitir, elevar RX_ER fuera de una trama se utiliza para señalización especial. Para la recepción, se definen dos valores de datos: 0b0001 para indicar que el socio del enlace está en modo EEE de bajo consumo y 0b1110 para una indicación de portadora falsa .
Las señales CRS y COL son asíncronas con el reloj de recepción y sólo tienen significado en modo semidúplex. La detección de la portadora es alta cuando se transmite, recibe o se percibe que el medio está en uso. Si se detecta una colisión, COL también aumenta mientras la colisión persiste.
Además, el MAC puede aumentar débilmente la señal COL, lo que permite que la combinación de COL alto con CRS bajo (que un PHY nunca producirá) sirva como indicación de un PHY ausente/desconectado.
MDC y MDIO constituyen una interfaz de datos en serie síncrona similar a I²C . Al igual que con I²C, la interfaz es un bus multipunto, por lo que MDC y MDIO se pueden compartir entre múltiples PHY.
La interfaz requiere 18 señales, de las cuales solo dos (MDIO y MDC) se pueden compartir entre múltiples PHY. Esto presenta un problema, especialmente para dispositivos multipuerto; por ejemplo, un conmutador de ocho puertos que utilice MII necesitaría 8 × 16 + 2 = 130 señales.
La interfaz independiente de medios reducida (RMII) es un estándar que se desarrolló para reducir la cantidad de señales necesarias para conectar una PHY a una MAC. Reducir el número de pines reduce el costo y la complejidad del hardware de red, especialmente en el contexto de microcontroladores con MAC incorporado, FPGA , conmutadores o repetidores multipuerto y conjuntos de chips de placa base de PC. Para lograrlo, se cambiaron cuatro cosas en comparación con el estándar MII. Estos cambios significan que RMII utiliza aproximadamente la mitad de señales en comparación con MII.
MDC y MDIO se pueden compartir entre varios PHY.
Las señales del receptor están referenciadas a REF_CLK, al igual que las señales del transmisor.
Esta interfaz requiere 9 señales, frente a las 18 de MII. De esas 9, en dispositivos multipuerto, MDIO, MDC y REF_CLK pueden compartirse dejando 6 o 7 pines por puerto.
RMII requiere un reloj de 50 MHz , mientras que MII requiere un reloj de 25 MHz y los datos se sincronizan dos bits a la vez frente a 4 bits a la vez para MII o 1 bit a la vez para SNI (solo 10 Mbit/s). Los datos se muestrean únicamente en el flanco ascendente (es decir, no se bombean dos veces ).
El REF_CLK funciona a 50 MHz tanto en modo de 100 Mbit/s como en modo de 10 Mbit/s . El lado transmisor (PHY o MAC) debe mantener todas las señales válidas durante 10 ciclos de reloj en modo de 10 Mbit/s . El receptor (PHY o MAC) muestrea las señales de entrada solo cada diez ciclos en modo de 10 Mbit/s .
No hay ninguna señal que defina si la interfaz está en modo full o half duplex, pero tanto el MAC como el PHY deben estar de acuerdo. En cambio, esto debe comunicarse a través de la interfaz serie MDIO/MDC. Tampoco hay ninguna señal que defina si la interfaz está en modo 10 o 100 Mbit/s, por lo que esto también debe manejarse utilizando la interfaz MDIO/MDC. La versión 1.2 de la especificación RMII Consortium establece que su interfaz MDIO/MDC es idéntica a la especificada para MII en IEEE 802.3u. Las revisiones actuales de IEEE 802.3 especifican un mecanismo MDIO/MDC estándar para negociar y configurar la velocidad del enlace y el modo dúplex, pero es posible que los dispositivos PHY más antiguos se hayan diseñado con versiones obsoletas del estándar y, por lo tanto, puedan utilizar métodos propietarios para configurar velocidad y dúplex.
La falta de la señal RX_ER que no está conectada en algunos MAC (como conmutadores multipuerto) se soluciona mediante el reemplazo de datos en algunos PHY para invalidar el CRC . La señal COL faltante se deriva de la combinación AND de TX_EN y la señal CRS decodificada de la línea CRS_DV en modo semidúplex. Esto significa una ligera modificación de la definición de CRS: en MII, CRS se afirma tanto para tramas Rx como Tx; en RMII solo para marcos Rx. Esto tiene la consecuencia de que en RMII no se pueden detectar las dos condiciones de error sin operador y portador perdido , y es difícil o imposible admitir medios compartidos como 10BASE2 o 10BASE5 .
Dado que el estándar RMII no estipuló que TX_EN solo debe muestrearse en ciclos de reloj alternos, no es simétrico con CRS_DV y dos dispositivos RMII PHY no se pueden conectar espalda con espalda para formar un repetidor; Sin embargo, esto es posible con el National DP83848 que suministra el RX_DV decodificado como señal suplementaria en modo RMII. [3]
Los niveles lógicos TTL se utilizan para lógica de 5 V o 3,3 V. El umbral alto de entrada es 2,0 V y el bajo es 0,8 V. La especificación establece que las entradas deben ser tolerantes a 5 V ; sin embargo, algunos chips populares con interfaces RMII no son tolerantes a 5 V. Los dispositivos más nuevos pueden admitir lógica de 2,5 V y 1,8 V.
Las señales RMII se tratan como señales agrupadas en lugar de líneas de transmisión . Sin embargo, la versión IEEE del estándar MII relacionado especifica una impedancia de traza de 68 Ω . [4] National recomienda ejecutar trazas de 50 Ω con resistencias de terminación en serie de 33 Ω para el modo MII o RMII para reducir los reflejos. [ cita necesaria ] National también sugiere que las trazas se mantengan por debajo de 0,15 m de largo y se combinen dentro de 0,05 m de longitud para minimizar la inclinación. [4] : 5
La interfaz gigabit independiente de medios (GMII) es una interfaz entre el dispositivo de control de acceso al medio (MAC) y la capa física ( PHY ). La interfaz funciona a velocidades de hasta 1000 Mbit/s, implementada utilizando una interfaz de datos sincronizada a 125 MHz con rutas de datos separadas de ocho bits para recepción y transmisión, y es compatible con versiones anteriores de la especificación MII y puede funcionar con velocidades de retroceso de 10 o 100 Mbit/s.
La interfaz GMII se definió por primera vez para 1000BASE-X en IEEE 802.3z-1998 como cláusula 35 y posteriormente se incorporó en IEEE 802.3-2000 en adelante. [2] : Cláusula 35
Hay dos relojes transmisores. El reloj utilizado depende de si el PHY funciona a velocidades de gigabit o de 10/100 Mbit/s. Para el funcionamiento gigabit, el GTXCLK se suministra al PHY y las señales TXD, TXEN, TXER se sincronizan con este. Para operación de 10 o 100 Mbit/s, el TXCLK es suministrado por el PHY y se utiliza para sincronizar esas señales. Esto funciona a 25 MHz para conexiones de 100 Mbit/s o a 2,5 MHz para conexiones de 10 Mbit/s. Por el contrario, el receptor utiliza una única señal de reloj recuperada de los datos entrantes.
La interfaz de gestión controla el comportamiento de la PHY. Tiene el mismo conjunto de registros que el MII, excepto que el registro n.° 15 es el registro de estado extendido. [2] : Sección 22.2.4 "Funciones de gestión"
La interfaz independiente de medios gigabit reducida (RGMII) utiliza la mitad de pines de datos que se utilizan en la interfaz GMII. Esta reducción se logra ejecutando la mitad de líneas de datos al doble de velocidad, multiplexando señales en el tiempo y eliminando señales no esenciales de detección de portadora e indicación de colisión. Por lo tanto, RGMII consta sólo de 14 pines, a diferencia de los 24 a 27 del GMII.
Los datos se registran en flancos ascendentes y descendentes de 1000 Mbit/s, y en flancos ascendentes sólo de 10/100 Mbit/s. [5] La señal RX_CTL transporta RXDV (datos válidos) en el flanco ascendente y (RXDV xor RXER) en el flanco descendente. La señal TX_CTL también transporta TXEN en el flanco ascendente y (TXEN xor TXER) en el flanco descendente. Este es el caso tanto para 1000 Mbit/s como para 10/100 Mbit/s. [6]
La señal del reloj de transmisión siempre la proporciona el MAC en la línea TXC. La señal del reloj de recepción siempre la proporciona el PHY en la línea RXC. [ cita necesaria ] Se utiliza sincronización de fuente : la señal de reloj que se emite (ya sea por PHY o MAC) es síncrona con las señales de datos. Esto requiere que la PCB esté diseñada para agregar un retraso de 1,5 a 2 ns a la señal del reloj para cumplir con los tiempos de configuración y retención en el disipador. RGMII v2.0 especifica un retraso interno opcional, lo que evita la necesidad de que el diseñador de PCB agregue un retraso; esto se conoce como RGMII-ID.
RGMII versión 1.3 [7] usa 2.5V CMOS, [8] mientras que RGMII versión 2 usa 1.5V HSTL . [9]
La interfaz serie gigabit independiente de medios (SGMII) es una variante de MII utilizada para Gigabit Ethernet , pero también puede transportar Ethernet de 10/100 Mbit/s.
Utiliza pares diferenciales a una frecuencia de reloj DDR de 625 MHz para datos TX y RX y relojes TX y RX. Se diferencia de GMII por su SerDes con codificación 8b/10b de bajo consumo y bajo número de pines . Las rutas de transmisión y recepción utilizan cada una un par diferencial para datos y otro par diferencial para reloj. Los relojes TX/RX deben generarse en la salida del dispositivo, pero son opcionales en la entrada del dispositivo ( se puede usar la recuperación del reloj como alternativa). Ethernet de 10/100 Mbit/s se transporta duplicando palabras de datos 100/10 veces cada una, por lo que el reloj está siempre a 625 MHz.
La interfaz independiente de medios gigabit de alta serie (HSGMII) es funcionalmente similar a la SGMII pero admite velocidades de enlace de hasta 2,5 Gbit/s.
La interfaz independiente de medios gigabit serial cuádruple (QSGMII) es un método para combinar cuatro líneas SGMII en una interfaz de 5 Gbit/s. QSGMII, al igual que SGMII, utiliza señalización diferencial de bajo voltaje (LVDS) para los datos TX y RX, y una única señal de reloj LVDS. QSGMII utiliza significativamente menos líneas de señal que cuatro conexiones SGMII separadas.
La interfaz independiente de medios de 10 gigabits (XGMII) es un estándar definido en IEEE 802.3 diseñado para conectar puertos full duplex de 10 Gigabit Ethernet (10GbE) entre sí y con otros dispositivos electrónicos en una placa de circuito impreso (PCB). Actualmente se utiliza normalmente para conexiones en chip. Las conexiones de PCB ahora se realizan principalmente con XAUI . XGMII presenta dos rutas de datos de 32 bits (Rx y Tx) y dos flujos de control de cuatro bits (Rxc y Txc), que funcionan a 156,25 MHz DDR (312,5 MT/s ). [10]
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