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Par de transferencia de giro

Un modelo simple de par de transferencia de espín para dos capas antialineadas. La corriente que fluye desde la capa fija está polarizada por espín. Cuando llega a la capa libre, la mayoría de los espines se relajan en estados de menor energía de espín opuesto, aplicando un par a la capa libre en el proceso.
Diagrama esquemático de una válvula de espín/unión de túnel magnético. En una válvula de espín, la capa espaciadora (violeta) es metálica; en una unión de túnel magnético, es aislante.

El par de transferencia de espín ( STT ) es un efecto en el que la orientación de una capa magnética en una unión de túnel magnético o válvula de espín se puede modificar utilizando una corriente polarizada por espín.

Los portadores de carga (como los electrones) tienen una propiedad conocida como espín , que es una pequeña cantidad de momento angular intrínseco al portador. Una corriente eléctrica generalmente no está polarizada (compuesta por un 50 % de electrones de espín hacia arriba y un 50 % de electrones de espín hacia abajo); una corriente polarizada por espín es una que tiene más electrones de cualquiera de los dos espines. Al pasar una corriente a través de una capa magnética gruesa (generalmente llamada "capa fija"), se puede producir una corriente polarizada por espín. Si esta corriente polarizada por espín se dirige a una segunda capa magnética más delgada (la "capa libre"), el momento angular se puede transferir a esta capa, cambiando su orientación. Esto se puede utilizar para excitar oscilaciones o incluso invertir la orientación del imán. Los efectos generalmente se ven solo en dispositivos de escala nanométrica.

Memoria de par de transferencia de giro

El par de transferencia de espín se puede utilizar para voltear los elementos activos en la memoria de acceso aleatorio magnética. La memoria de acceso aleatorio magnética con par de transferencia de espín (STT-RAM o STT-MRAM) es una memoria no volátil con un consumo de energía de fuga cercano a cero, lo que constituye una gran ventaja sobre las memorias basadas en carga, como SRAM y DRAM . La STT-RAM también tiene las ventajas de un menor consumo de energía y una mejor escalabilidad que la memoria de acceso aleatorio magnetorresistiva convencional (MRAM) que utiliza campos magnéticos para voltear los elementos activos. [1] La tecnología de par de transferencia de espín tiene el potencial de hacer posibles los dispositivos MRAM que combinan bajos requisitos de corriente y un costo reducido; sin embargo, la cantidad de corriente necesaria para reorientar la magnetización es actualmente demasiado alta para la mayoría de las aplicaciones comerciales, y la reducción de esta densidad de corriente por sí sola es la base de la investigación académica actual en electrónica de espín. [2]

Desarrollo industrial

En 1997, el Centro de Investigación de Sony publicó la primera solicitud de patente japonesa para SPINOR (RAM de lectura/escritura ortogonal no volátil con inyección polarizada de espín), un precursor de la RAM STT. [3] Posteriormente, en IEDM 2005, los investigadores de Sony informaron sobre la primera memoria STT de 4 kb en funcionamiento, denominada Spin-RAM, con reemplazo de la capa espaciadora paramagnética de la memoria SPINOR con dieléctrico MgO. [4]

Hynix Semiconductor y Grandis formaron una asociación en abril de 2008 para explorar el desarrollo comercial de la tecnología STT-RAM. [5] [6]

Hitachi y la Universidad de Tohoku demostraron una STT-RAM de 32 Mbit en junio de 2009. [7]

El 1 de agosto de 2011, Grandis anunció que había sido comprada por Samsung Electronics por una suma no revelada. [8]

En 2011, Qualcomm presentó una STT-MRAM integrada de 1 Mbit, fabricada con tecnología LP de 45 nm de TSMC en el Simposio sobre circuitos VLSI . [9]

En mayo de 2011, Russian Nanotechnology Corp. anunció una inversión de 300 millones de dólares en Crocus Nano Electronics (una empresa conjunta con Crocus Technology ) que construirá una fábrica de MRAM en Moscú, Rusia.

En 2012, Everspin Technologies lanzó el primer módulo de memoria en línea dual DDR3 ST-MRAM disponible comercialmente, que tiene una capacidad de 64 Mb. [10]

En junio de 2019, Everspin Technologies inició la producción piloto de chips STT-MRAM de 28 nm y 1 Gb. [11]

En diciembre de 2019, Intel demostró STT-MRAM para caché L4 [12]

En 2022, TechInsights encuentra una memoria STT-MRAM integrada de 16 Mb en la MCU del rastreador de actividad física FitBit Luxe y en la de varios otros productos portátiles disponibles comercialmente. [13]

Otras empresas que trabajan en STT-RAM incluyen Avalanche Technology, Crocus Technology [14] y Spin Transfer Technologies. [15]

Véase también

Referencias

  1. ^ Bhatti, Sabpreet; Sbiaa, Rachid; Hirohata, Atsufumi; Oh no, Hideo; Fukami, Shunsuke; Piramanayagam, SN (2017). "Memoria de acceso aleatorio basada en espintrónica: una revisión". Materiales hoy . 20 (9): 530. doi : 10.1016/j.mattod.2017.07.007 . hdl : 10356/146755 .
  2. ^ Ralph, DC; Stiles, MD (abril de 2008). "Pares de transferencia de espín". Revista de magnetismo y materiales magnéticos . 320 (7): 1190–1216. arXiv : 0711.4608 . Código Bibliográfico :2008JMMM..320.1190R. doi :10.1016/j.jmmm.2007.12.019. ISSN  0304-8853. S2CID  3209246.
  3. ^ Maiken, Eric. "Dispositivo de memoria de acceso aleatorio no volátil". patents.google.com . Oficina de Patentes de Japón . Consultado el 20 de mayo de 2023 .
  4. ^ Hosomi, M (diciembre de 2005). "Una nueva memoria no volátil con conmutación de magnetización por transferencia de par de espín: Spin-RAM". Reunión internacional de dispositivos electrónicos del IEEE, 2005. IEDM Technical Digest . págs. 459–462. doi :10.1109/IEDM.2005.1609379. ISBN. 0-7803-9268-X. S2CID  17635524 . Consultado el 20 de mayo de 2023 . {{cite book}}: |journal=ignorado ( ayuda )
  5. ^ "Nota de prensa de Grandis que describe la colaboración con Hynix" (PDF) . Grandis. 1 de abril de 2008. Archivado desde el original (PDF) el 14 de abril de 2012 . Consultado el 15 de agosto de 2008 .
  6. ^ "Comunicado de prensa de Hynix que describe la asociación con Grandis". Hynix. 2 de abril de 2008. Consultado el 15 de agosto de 2008 . [ enlace muerto ]
  7. ^ "Sesión 8-4: SPRAM 2T1R de 32 Mb con controlador de escritura bidireccional localizado y celda de referencia ecualizada de matriz dual '1'/'0'". vlsisymposium.org . Archivado desde el original el 12 de marzo de 2012.
  8. ^ [1] [ enlace muerto permanente ]
  9. ^ Kim, JP; Qualcomm Inc., San Diego, CA, EE. UU.; Taehyun Kim; Wuyang Hao; Rao, HM; Kangho Lee; Xiaochun Zhu; Xia Li; Wah Hsu; Kang, SH; Matt, N.; Yu, N. (15-17 de junio de 2011). Una STT-MRAM integrada de 45 nm y 1 Mb con técnicas de diseño para minimizar la perturbación de lectura. Simposio de 2011 sobre circuitos VLSI (VLSIC). IEEE . ISBN 978-1-61284-175-5. ISSN  2158-5601. Archivado desde el original el 1 de julio de 2017 . Consultado el 30 de noviembre de 2019 .{{cite conference}}: CS1 maint: varios nombres: lista de autores ( enlace )
  10. ^ "Everspin presenta la primera memoria ST-MRAM con un rendimiento 500 veces superior al de la memoria flash". Computerworld . 12 de noviembre de 2012 . Consultado el 25 de septiembre de 2014 .
  11. ^ "Everspin entra en la fase de producción piloto del primer componente STT-MRAM de 28 nm y 1 Gb del mundo | Everspin". www.everspin.com . Consultado el 25 de junio de 2019 .
  12. ^ "Intel demuestra STT-MRAM para caché L4". 10 de diciembre de 2019.
  13. ^ "Se eliminó la matriz eMRAM TSMC 22ULL ​​de la memoria caché Ambiq™ Apollo4". 20 de junio de 2023.
  14. ^ "Nota de prensa de Crocus que describe el nuevo prototipo de MRAM". crocus-technology.com . Crocus. 1 de octubre de 2009. Archivado desde el original el 20 de abril de 2012.
  15. ^ "Entrevista con Vincent Chun de Spin transfer Technologies". Mram-info.com . Consultado el 7 de febrero de 2014 .

Enlaces externos