La memoria estática de acceso aleatorio ( RAM estática o SRAM ) es un tipo de memoria de acceso aleatorio (RAM) que utiliza circuitos de enclavamiento (flip-flop) para almacenar cada bit. SRAM es memoria volátil ; Los datos se pierden cuando se corta la alimentación.
El término estático diferencia la SRAM de la DRAM ( memoria dinámica de acceso aleatorio):
La SRAM bipolar semiconductor fue inventada en 1963 por Robert Norman en Fairchild Semiconductor . [1] El semiconductor de óxido metálico SRAM (MOS-SRAM) fue inventado en 1964 por John Schmidt en Fairchild Semiconductor. Era una SRAM de canal p MOS de 64 bits. [2] [3]
SRAM fue el principal impulsor detrás de cualquier nuevo proceso de fabricación de tecnología basada en CMOS desde 1959, cuando se inventó CMOS. [4]
En 1964, Arnold Farber y Eugene Schlig, trabajando para IBM, crearon una celda de memoria cableada, utilizando una puerta de transistor y un pestillo de diodo de túnel . Reemplazaron el pestillo con dos transistores y dos resistencias , una configuración que se conoció como celda de Farber-Schlig. Ese año presentaron una divulgación de invención, pero inicialmente fue rechazada. [5] [6] En 1965, Benjamin Agusta y su equipo en IBM crearon un chip de memoria de silicio de 16 bits basado en la celda de Farber-Schlig, con 80 transistores, 64 resistencias y 4 diodos.
En abril de 1969, Intel Inc. presentó su primer producto, Intel 3101, un chip de memoria SRAM destinado a reemplazar voluminosos módulos de memoria de núcleo magnético ; Su capacidad era de 64 bits (en las primeras versiones, solo se podían utilizar 63 bits debido a un error) [7] y estaba basado en transistores de unión bipolar [8] y fue diseñado utilizando rubylith . [9]
Aunque puede caracterizarse como memoria volátil , SRAM exhibe remanencia de datos . [10]
SRAM ofrece un modelo de acceso a datos simple y no requiere un circuito de actualización. El rendimiento y la confiabilidad son buenos y el consumo de energía es bajo cuando está inactivo. [11]
Dado que la SRAM requiere más transistores por bit para implementarse, es menos densa y más cara que la DRAM y también tiene un mayor consumo de energía durante el acceso de lectura o escritura. El consumo de energía de SRAM varía ampliamente según la frecuencia con la que se accede a ella. [11]
Muchas categorías de subsistemas industriales y científicos, electrónica automotriz y sistemas integrados similares contienen SRAM que, en este contexto, puede denominarse ESRAM . [12] Una cierta cantidad (kilobytes o menos) también está integrada en prácticamente todos los electrodomésticos, juguetes, etc. modernos que implementan una interfaz de usuario electrónica.
La SRAM en su forma de doble puerto se utiliza a veces para circuitos de procesamiento de señales digitales en tiempo real . [13]
SRAM también se utiliza en computadoras personales, estaciones de trabajo, enrutadores y equipos periféricos: archivos de registro de CPU, cachés internos de CPU , cachés internos de GPU y cachés SRAM externos en modo ráfaga , búferes de disco duro , búferes de enrutador , etc. Las pantallas LCD e impresoras también emplean normalmente SRAM. para retener la imagen mostrada (o para imprimir). Las pantallas LCD pueden tener SRAM en sus controladores LCD. SRAM se utilizó para la memoria principal de muchas de las primeras computadoras personales, como la ZX80 , la TRS-80 Modelo 100 y la VIC-20 .
Algunas de las primeras tarjetas de memoria de finales de los 80 y principios de los 90 utilizaban SRAM como medio de almacenamiento, lo que requería una batería de litio para conservar el contenido de la SRAM. [14] [15]
La SRAM puede integrarse en el chip para:
Los aficionados, específicamente los entusiastas de los procesadores caseros, [16] a menudo prefieren SRAM debido a la facilidad de interfaz. Es mucho más fácil trabajar con él que con DRAM, ya que no hay ciclos de actualización y, a menudo, se puede acceder directamente a los buses de direcciones y datos. [ cita necesaria ] Además de los buses y las conexiones de alimentación, SRAM generalmente requiere solo tres controles: Habilitación de chip (CE), Habilitación de escritura (WE) y Habilitación de salida (OE). En SRAM síncrona, también se incluye el Reloj (CLK). [ cita necesaria ]
La SRAM no volátil (nvSRAM) tiene una funcionalidad SRAM estándar, pero guarda los datos cuando se pierde el suministro de energía, lo que garantiza la preservación de la información crítica. Las nvSRAM se utilizan en una amplia gama de situaciones (redes, aeroespaciales y médicas, entre muchas otras) [17] – donde la preservación de los datos es crítica y donde las baterías no son prácticas.
La RAM pseudoestática (PSRAM) es una DRAM combinada con un circuito de actualización automática. [18] Externamente aparece como una SRAM más lenta, aunque con una ventaja de densidad/costo y un mayor consumo de energía sobre la SRAM verdadera, y sin la complejidad de acceso de la DRAM.
En la década de 1990, se solía emplear SRAM asíncrona para tiempos de acceso rápidos. La SRAM asíncrona se utilizó como memoria principal para pequeños procesadores integrados sin caché utilizados en todo, desde electrónica industrial y sistemas de medición hasta discos duros y equipos de red, entre muchas otras aplicaciones. Hoy en día, la SRAM síncrona (p. ej., DDR SRAM) se utiliza de forma similar a la DRAM síncrona: se utiliza más bien la memoria DDR SDRAM que la DRAM asíncrona . La interfaz de memoria síncrona es mucho más rápida ya que el tiempo de acceso se puede reducir significativamente empleando una arquitectura de canalización . Además, como la DRAM es mucho más barata que la SRAM, la SRAM suele ser reemplazada por DRAM, especialmente en el caso de que se requiera un gran volumen de datos. La memoria SRAM es, sin embargo, mucho más rápida para el acceso aleatorio (no de bloqueo/ráfaga). Por lo tanto, la memoria SRAM se utiliza principalmente para caché de CPU , memoria pequeña en chip, FIFO u otros búfer pequeños.
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Una celda SRAM típica se compone de seis MOSFET y, a menudo, se la denomina celda SRAM 6T . Cada bit de la celda se almacena en cuatro transistores (M1, M2, M3, M4) que forman dos inversores de acoplamiento cruzado. Esta celda de almacenamiento tiene dos estados estables que se utilizan para indicar 0 y 1. Dos transistores de acceso adicionales sirven para controlar el acceso a una celda de almacenamiento durante las operaciones de lectura y escritura. 6T SRAM es el tipo más común de SRAM. [19] Además de 6T SRAM, otros tipos de SRAM utilizan 4, 5, 7, [20] 8, 9, [19] 10 [21] (4T, 5T, 7T 8T, 9T, 10T SRAM), o más transistores por bit. [22] [23] [24] La SRAM de cuatro transistores es bastante común en dispositivos SRAM independientes (a diferencia de la SRAM utilizada para cachés de CPU), implementada en procesos especiales con una capa adicional de polisilicio , lo que permite una resistencia muy alta. resistencias pull-up. [25] El principal inconveniente de usar 4T SRAM es el aumento de la potencia estática debido al flujo de corriente constante a través de uno de los transistores desplegables (M1 o M2).
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Esto a veces se usa para implementar más de un puerto (lectura y/o escritura), lo que puede ser útil en ciertos tipos de memoria de video y archivos de registro implementados con circuitos SRAM multipuerto.
Generalmente, cuantos menos transistores se necesiten por celda, más pequeña puede ser cada celda. Dado que el costo de procesar una oblea de silicio es relativamente fijo, el uso de celdas más pequeñas y, por lo tanto, empaquetar más bits en una oblea reduce el costo por bit de memoria.
Son posibles las celdas de memoria que utilizan menos de cuatro transistores; sin embargo, dichas celdas 3T [26] [27] o 1T son DRAM, no SRAM (incluso las llamadas 1T-SRAM ).
El acceso a la celda se habilita mediante la línea de palabras (WL en la figura) que controla los dos transistores de acceso M 5 y M 6 que, a su vez, controlan si la celda debe conectarse a las líneas de bits: BL y BL. Se utilizan para transferir datos para operaciones de lectura y escritura. Aunque no es estrictamente necesario tener líneas de dos bits, normalmente se proporcionan tanto la señal como su inversa para mejorar los márgenes de ruido y la velocidad.
Durante los accesos de lectura, los inversores de la celda SRAM activan activamente las líneas de bits hacia arriba y hacia abajo. Esto mejora el ancho de banda de la SRAM en comparación con las DRAM: en una DRAM, la línea de bits está conectada a condensadores de almacenamiento y la carga compartida hace que la línea de bits oscile hacia arriba o hacia abajo. La estructura simétrica de las SRAM también permite la señalización diferencial , lo que hace que las pequeñas oscilaciones de voltaje sean más fácilmente detectables. Otra diferencia con la DRAM que contribuye a que la SRAM sea más rápida es que los chips comerciales aceptan todos los bits de dirección a la vez. En comparación, las DRAM básicas tienen la dirección multiplexada en dos mitades, es decir, bits más altos seguidos de bits más bajos, sobre los mismos pines del paquete para mantener su tamaño y costo bajos.
El tamaño de una SRAM con m líneas de dirección yn líneas de datos es de 2 m palabras, o 2 m × n bits. El tamaño de palabra más común es de 8 bits, lo que significa que se puede leer o escribir un solo byte en cada una de las 2 millones de palabras diferentes dentro del chip SRAM. Varios chips SRAM comunes tienen 11 líneas de dirección (por lo tanto, una capacidad de 2 11 = 2048 = 2 k palabras) y una palabra de 8 bits, por lo que se los denomina "2k × 8 SRAM".
Las dimensiones de una celda SRAM en un IC están determinadas por el tamaño mínimo de la característica del proceso utilizado para fabricar el IC.
Una celda SRAM tiene tres estados:
La SRAM que opera en modos de lectura y escritura debe tener "legibilidad" y "estabilidad de escritura", respectivamente. Los tres estados diferentes funcionan de la siguiente manera:
Si no se afirma la línea de palabra, los transistores de acceso M 5 y M 6 desconectan la celda de las líneas de bits. Los dos inversores cruzados formados por M 1 – M 4 seguirán reforzándose entre sí mientras estén conectados al suministro.
En teoría, la lectura sólo requiere afirmar la línea de palabras WL y leer el estado de la celda SRAM mediante un transistor de acceso único y una línea de bits, por ejemplo, M6 , BL. Sin embargo, las líneas de bits son relativamente largas y tienen una gran capacitancia parásita . Para acelerar la lectura, en la práctica se utiliza un proceso más complejo: el ciclo de lectura se inicia precargando ambas líneas de bits BL y BL a un voltaje alto (lógico 1 ). Luego, al afirmar la palabra línea WL se habilitan los transistores de acceso M5 y M6 , lo que provoca que el voltaje de la línea BL de un bit caiga ligeramente. Entonces las líneas BL y BL tendrán una pequeña diferencia de voltaje entre ellas. Un amplificador de detección detectará qué línea tiene el voltaje más alto y así determinará si había 1 o 0 almacenado. Cuanto mayor sea la sensibilidad del amplificador de detección, más rápida será la operación de lectura. Como el NMOS es más potente, el despliegue es más fácil. Por lo tanto, las líneas de bits tradicionalmente se precargan a alto voltaje. Muchos investigadores también están intentando precargar a un voltaje ligeramente bajo para reducir el consumo de energía. [28] [29]
El ciclo de escritura comienza aplicando el valor a escribir en las líneas de bits. Para escribir un 0, se aplica un 0 a las líneas de bits, como establecer BL en 1 y BL en 0. Esto es similar a aplicar un pulso de reinicio a un SR-latch , lo que hace que el flip-flop cambie de estado. Un 1 se escribe invirtiendo los valores de las líneas de bits. Luego se afirma WL y se retiene el valor que se va a almacenar. Esto funciona porque los controladores de entrada de la línea de bits están diseñados para ser mucho más fuertes que los transistores relativamente débiles en la propia celda, por lo que pueden anular fácilmente el estado anterior de la Inversores de acoplamiento cruzado. En la práctica, los transistores NMOS de acceso M 5 y M 6 tienen que ser más fuertes que los transistores NMOS inferiores (M 1 , M 3 ) o los transistores PMOS superiores (M 2 , M 4 ). Esto se obtiene fácilmente ya que los transistores PMOS son mucho más débiles que los NMOS cuando tienen el mismo tamaño. En consecuencia, cuando un par de transistores (por ejemplo, M3 y M4 ) es sólo ligeramente anulado por el proceso de escritura, el voltaje de puerta del par de transistores opuesto (M1 y M2 ) también cambia. Esto significa que los transistores M 1 y M 2 pueden anularse más fácilmente, y así sucesivamente. Por tanto, los inversores de acoplamiento cruzado magnifican el proceso de escritura.
La RAM con un tiempo de acceso de 70 ns generará datos válidos dentro de los 70 ns desde el momento en que las líneas de dirección son válidas. Algunas celdas SRAM tienen un "modo de página", donde las palabras de una página (256, 512 o 1024 palabras) se pueden leer secuencialmente con un tiempo de acceso significativamente más corto (normalmente aproximadamente 30 ns). La página se selecciona configurando las líneas de dirección superiores y luego las palabras se leen secuencialmente pasando por las líneas de dirección inferiores.
Con la introducción de la implementación del transistor FinFET en las celdas SRAM, comenzaron a sufrir ineficiencias cada vez mayores en el tamaño de las celdas. Durante los últimos 30 años (de 1987 a 2017), con un tamaño de transistor (tamaño de nodo) en constante disminución, la reducción de la huella de la topología de la celda SRAM se ralentizó, lo que hizo más difícil empaquetar las celdas de manera más densa. [4]
Además de los problemas de tamaño, un desafío importante de las celdas SRAM modernas es la fuga de corriente estática. La corriente, que fluye desde el suministro positivo (V dd ), a través de la celda y hacia el suelo, aumenta exponencialmente cuando aumenta la temperatura de la celda. El consumo de energía de la celda se produce tanto en estado activo como inactivo, desperdiciando así energía útil sin realizar ningún trabajo útil. Aunque en los últimos 20 años el problema se resolvió parcialmente mediante la técnica de voltaje de retención de datos (DRV) con tasas de reducción que oscilaban entre 5 y 10, la disminución en el tamaño del nodo provocó que las tasas de reducción cayeran a aproximadamente 2. [4]
Con estos dos problemas, se volvió más difícil desarrollar memorias SRAM densas y energéticamente eficientes, lo que llevó a la industria de semiconductores a buscar alternativas como STT-MRAM y F-RAM . [4] [30]
En 2019, un instituto francés informó sobre una investigación de un circuito integrado fabricado de 28 nm destinado a IoT . [31] Se basó en silicio completamente agotado sobre transistores aislantes (FD-SOI), tenía un riel de memoria SRAM de dos puertos para accesos sincrónicos/asincrónicos y tierra virtual selectiva (SVGND). El estudio afirmó alcanzar una corriente SVGND ultrabaja en los modos de "suspensión" y lectura ajustando con precisión su voltaje. [31]
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