ADC de aproximación sucesiva

Tipo de convertidor analógico a digital

Diagrama de bloques del ADC de aproximación sucesiva que muestra el convertidor digital a analógico (DAC), el indicador de fin de conversión (EOC), el registro de aproximación sucesiva (SAR), el circuito de muestreo y retención (S/H), el voltaje de entrada ( V _in ) y la referencia. tensión ( V _ref )

Un ADC de aproximación sucesiva es un tipo de convertidor analógico a digital (ADC) que convierte una forma de onda analógica continua en una representación digital discreta mediante una búsqueda binaria a través de todos los niveles de cuantificación posibles antes de converger finalmente en una salida digital para cada conversión.

Algoritmo

El circuito convertidor analógico a digital de aproximación sucesiva normalmente consta de cuatro subcircuitos principales:

1. Un circuito de muestreo y retención para adquirir el voltaje de entrada V _en .
2. Un comparador de voltaje analógico que compara V _con la salida del DAC interno y envía el resultado de la comparación al registro de aproximación sucesiva (SAR).
3. Un subcircuito de registro de aproximación sucesiva diseñado para suministrar un código digital aproximado de V _al DAC interno.
4. Un DAC de referencia interna que, para comparación con V _ref , suministra al comparador un voltaje analógico igual a la salida de código digital del SAR _en .

Animación de un ADC de aproximación sucesiva de 4 bits

El registro de aproximación sucesivo se inicializa de modo que el bit más significativo (MSB) sea igual a un 1 digital . Este código se introduce en el DAC, que luego suministra el equivalente analógico de este código digital ( V _ref /2) al circuito comparador. para comparar con el voltaje de entrada muestreado. Si este voltaje analógico excede V _in , entonces el comparador hace que el SAR restablezca este bit; de lo contrario, el bit se deja en 1. Luego, el siguiente bit se establece en 1 y se realiza la misma prueba, continuando esta búsqueda binaria hasta que se hayan probado todos los bits del SAR. El código resultante es la aproximación digital del voltaje de entrada muestreado y finalmente el SAR lo emite al final de la conversión (EOC).

Matemáticamente, sea V _in = xV _ref , entonces x in [−1, 1] es el voltaje de entrada normalizado. El objetivo es digitalizar aproximadamente x con una precisión de 1 ⁄ 2 ⁿ . El algoritmo procede como sigue:

1. Aproximación inicial x ₀ = 0 .
2. i ^ésima aproximación x _i = x _{i −1} − s ( x _{i −1} − x )/2 ⁱ , donde, s ( x ) es la función signum ( sgn( x ) = +1 para x ≥ 0 , −1 para x <0 ). Se deduce usando inducción matemática que | x _norte - x | ≤ 1/2 ^norte .

Como se muestra en el algoritmo anterior, un ADC SAR requiere:

1. Una fuente de voltaje de entrada V _en .
2. Una fuente de voltaje de referencia V _ref para normalizar la entrada.
3. Un DAC para convertir la i ^-ésima aproximación x _i en un voltaje.
4. Un comparador para realizar la función s ( x _i − x ) comparando el voltaje del DAC con el voltaje de entrada.
5. Un registro para almacenar la salida del comparador y aplicar x _{i −1} − s ( x _{i −1} − x )/2 ⁱ .

Operación del ADC de aproximación sucesiva cuando el voltaje de entrada cae de 5 a 0 V. Iteraciones en el eje x . Valor de aproximación en el eje y .

Ejemplos

Ejemplo 1: Aquí se muestran los diez pasos para convertir una entrada analógica a digital de 10 bits, mediante aproximaciones sucesivas, para todos los voltajes de 5 V a 0 V en iteraciones de 0,1 V. Dado que el voltaje de referencia es de 5 V, cuando el voltaje de entrada también es de 5 V, se establecen todos los bits. A medida que el voltaje disminuye a 4,9 V, sólo se borran algunos de los bits menos significativos. El MSB permanecerá configurado hasta que la entrada sea la mitad del voltaje de referencia, 2,5 V.

Los pesos binarios asignados a cada bit, comenzando con el MSB, son 2,5, 1,25, 0,625, 0,3125, 0,15625, 0,078125, 0,0390625, 0,01953125, 0,009765625, 0,0048828125. Todos estos suman 4,9951171875, lo que significa binario 1111111111, o un LSB menor que 5.

Cuando se compara la entrada analógica con la salida interna del DAC, efectivamente se compara con cada uno de estos pesos binarios, comenzando con los 2,5 V y manteniéndolos o borrándolos como resultado. Luego, sumando el siguiente peso al resultado anterior, comparando nuevamente y repitiendo hasta que todos los bits y sus pesos se hayan comparado con la entrada, se encuentra el resultado, un número binario que representa la entrada analógica.

Ejemplo 2: A continuación se ilustra el funcionamiento de un ADC de aproximación sucesiva de 4 bits. El MSB se establece inicialmente en 1, mientras que los dígitos restantes se establecen en cero. Si el voltaje de entrada es menor que el valor almacenado en el registro, en el siguiente ciclo de reloj, el registro cambia su valor al ilustrado en la figura siguiendo la línea verde. Si el voltaje de entrada es mayor, en el siguiente ciclo de reloj, el registro cambia su valor al ilustrado en la figura siguiendo la línea roja. La estructura simplificada de este tipo de ADC que actúa en el rango de 2 ⁿ voltios se puede expresar como un algoritmo:

1. Inicialice el registro con MSB establecido en 1 y todos los demás valores establecidos en cero.
2. En el n-ésimo ciclo de reloj, si el voltaje es mayor que el voltaje equivalente digital del número en el registro, el (n+1)-ésimo dígito de la izquierda se establece en 1. Si el voltaje fuera menor que el voltaje equivalente digital, entonces n El -ésimo dígito de la izquierda se establece en cero y el siguiente dígito se establece en 1. Para realizar una conversión, un ADC de N bits requiere N ciclos de reloj, excluyendo el estado inicial.

Trabajo de ADC de aproximación sucesiva.

La aproximación sucesiva ADC se puede explicar alternativamente asignando primero de manera uniforme cada salida digital a los rangos correspondientes como se muestra. Se puede ver que el algoritmo esencialmente divide el rango de voltaje en dos regiones y verifica a cuál de las dos regiones pertenece el voltaje de entrada. Los pasos sucesivos implican tomar la región identificada antes y dividirla aún más en dos y continuar con la identificación. Esto ocurre hasta que se agotan todas las opciones posibles de representaciones digitales, dejando atrás una región identificada que corresponde solo a una de las representaciones digitales.

Variantes

• ADC tipo contador : el convertidor D a A se puede girar fácilmente para proporcionar la función inversa de conversión A a D. El principio es ajustar el código de entrada del DAC hasta que la salida del DAC esté dentro de ± 1 ⁄ 2 LSB con respecto a la entrada analógica que se va a convertir a formato digital binario.
• ADC de seguimiento servo : es una versión mejorada de un ADC de conteo. El circuito consta de un contador ascendente y descendente en el que el comparador controla la dirección del conteo. La salida analógica del DAC se compara con la entrada analógica. Si la entrada es mayor que la señal de salida del DAC, la salida del comparador aumenta y se hace que el contador cuente hacia arriba. El ADC de seguimiento tiene la ventaja de ser sencillo. La desventaja, sin embargo, es el tiempo necesario para estabilizarse, ya que un nuevo valor de conversión es directamente proporcional a la velocidad a la que cambia la señal analógica.

ADC de aproximación sucesiva de redistribución de carga

DAC con escala de carga

Una de las implementaciones más comunes del ADC de aproximación sucesiva, el ADC de aproximación sucesiva de redistribución de carga , utiliza un DAC de escala de carga . El DAC de escalamiento de carga consiste simplemente en una serie de condensadores ponderados binarios conmutados individualmente. La cantidad de carga de cada condensador de la matriz se utiliza para realizar la búsqueda binaria antes mencionada junto con un comparador interno del DAC y el registro de aproximación sucesiva.

Simulación de 3 bits de un ADC capacitivo.

1. El conjunto de condensadores está completamente descargado al voltaje de compensación del comparador _, VOS . Este paso proporciona una cancelación automática de la compensación (es decir, el voltaje de compensación no representa nada más que una carga muerta, que los condensadores no pueden controlar).
2. Todos los condensadores dentro de la matriz se conmutan a la señal de entrada V _en . Los condensadores ahora tienen una carga igual a su capacitancia respectiva multiplicada por el voltaje de entrada menos el voltaje de compensación en cada uno de ellos.
3. Luego, los condensadores se conmutan para que esta carga se aplique a través de la entrada del comparador, creando un voltaje de entrada del comparador igual a − V _in .
4. El proceso de conversión real continúa. Primero, el capacitor MSB se cambia a V _ref , que corresponde al rango de escala completa del ADC. Debido a la ponderación binaria del conjunto, el condensador MSB forma un divisor de carga 1:1 con el resto del conjunto. Por lo tanto, el voltaje de entrada al comparador es ahora − V _in + V _ref ⁄ 2 . Posteriormente, si V _in es mayor que V _ref ⁄ 2 , entonces el comparador genera un 1 digital como MSB; de lo contrario, genera un 0 digital como MSB. Cada condensador se prueba de la misma manera hasta que el voltaje de entrada del comparador converge al voltaje de compensación, o al menos lo más cerca posible dada la resolución del DAC.

Uso con circuitos analógicos no ideales

Cuando se implementa como un circuito analógico, donde el valor de cada bit sucesivo no es perfectamente 2 ^N (por ejemplo, 1,1, 2,12, 4,05, 8,01, etc.), un enfoque de aproximación sucesiva podría no generar el valor ideal porque el algoritmo de búsqueda binaria es incorrecto. elimina lo que cree que es la mitad de los valores que la entrada desconocida no puede tener. Dependiendo de la diferencia entre el rendimiento real e ideal, el error máximo puede exceder fácilmente varios LSB, especialmente cuando el error entre los 2 ^N reales e ideales se vuelve grande para uno o más bits. Dado que se desconoce la entrada real, es muy importante que la precisión del circuito analógico utilizado para implementar un ADC SAR esté muy cerca de los valores ideales de 2 ^N ; de lo contrario, no puede garantizar la búsqueda de la mejor coincidencia.

Ver también

• Ruido de cuantificación
• Convertidor digital a analógico

Referencias

Otras lecturas

• Diseño, trazado y simulación de circuitos CMOS, tercera edición ; panadero RJ; Wiley-IEEE; 1208 páginas; 2010; ISBN  978-0-470-88132-3
• Manual de conversión de datos ; Dispositivos analógicos; Newnes; 976 páginas; 2004; ISBN 978-0750678414 

enlaces externos

• Comprensión de los ADC SAR: su arquitectura y comparación con otros ADC - Maxim
• Elija el convertidor A/D adecuado para su aplicación - TI