Arquitectura de Bus Simple

El código VHDL con el que se implementa esta arquitectura tiene una alta portabilidad.

Por lo anterior, la definición del estándar de interconexión a usar se convierte en un paso necesario y trascendente en todo diseño SoC y estará determinado por el tipo de aplicación.

[4]​ Sin embargo muchos núcleos IP para FPGA son cerrados y específicos del fabricante limitando su reusabilidad, por lo que muchos diseñadores optan por soluciones abiertas.

Mientras que Wishbone determina las reglas de interfaz tratando de ser general al definir las conexiones y no establece ninguna condición respecto al funcionamiento de los núcleos IP que componen su sistema, la SBA puntualiza no sólo la interfaz de conexión sino también la manera en que se organiza el sistema, se accede a los datos, se consultan estados y registros proveyendo de algunas plantillas que permitan rápidamente establecer un SoC e inclusive la estructura básica y funcional de un núcleo IP maestro que funcionando como una máquina de estado compleja genera y permite administrar el flujo de datos, organizando el funcionamiento del resto del sistema.

La SBA define tres tipos de núcleos IP, Maestros, Esclavos y Auxiliares.