En electrónica, un bucle bloqueado por retardo (DLL) es un circuito pseudodigital similar a un bucle bloqueado por fase (PLL), siendo la principal diferencia la ausencia de un oscilador interno controlado por voltaje , reemplazado por una línea de retardo.
Se puede utilizar una DLL para cambiar la fase de una señal de reloj (una señal con una forma de onda periódica ), generalmente para mejorar las características de temporización válidas de salida de datos de los circuitos integrados (como los dispositivos DRAM ). Las DLL también se pueden utilizar para la recuperación del reloj (CDR). Desde el exterior, una DLL puede verse como una puerta de retardo negativa colocada en la ruta del reloj de un circuito digital.
El componente principal de una DLL es una cadena de retardo compuesta por muchas puertas de retardo conectadas de salida a entrada. La entrada de la cadena (y por tanto de la DLL) está conectada al reloj que debe retrasarse negativamente. Se conecta un multiplexor a cada etapa de la cadena de retardo; un circuito de control actualiza automáticamente el selector de este multiplexor para producir el efecto de retardo negativo. La salida de la DLL es la señal de reloj resultante con retraso negativo.
Otra forma de ver la diferencia entre una DLL y un PLL es que una DLL usa un bloque de fase variable (= retardo), mientras que un PLL usa un bloque de frecuencia variable.
Una DLL compara la fase de su última salida con el reloj de entrada para generar una señal de error que luego se integra y se retroalimenta como control de todos los elementos de retardo. La integración permite que el error llegue a cero mientras se mantiene la señal de control y, por lo tanto, los retrasos, donde deben estar para el bloqueo de fase. Dado que la señal de control impacta directamente en la fase, esto es todo lo que se necesita.
Un PLL compara la fase de su oscilador con la señal entrante para generar una señal de error que luego se integra para crear una señal de control para el oscilador controlado por voltaje . La señal de control afecta la frecuencia del oscilador, y la fase es la integral de la frecuencia, por lo que inevitablemente el propio oscilador realiza una segunda integración.
En la jerga de Sistemas de Control, el DLL es un bucle un escalón inferior en orden y tipo con respecto al PLL, porque carece del factor 1/s en el bloque controlado: la línea de retardo tiene una función de transferencia desfase/fase -Si eso es solo una constante, la función de transferencia VCO es G VCO /s. En la comparación hecha en las frases anteriores (que corresponden a la figura donde se utiliza el integrador, y no la ganancia plana), el DLL es un bucle de 1º orden y tipo 1 y el PLL de 2º orden y tipo 2. Sin la integración de la señal de error, la DLL sería de orden 0 y tipo 0, y el PLL de 1er orden y tipo 1.
El número de elementos en la cadena de retardo debe ser par; de lo contrario, el ciclo de trabajo del reloj en los nodos intermedios de la cadena podría volverse irregular.
Si 2N +1 fuera el número impar de etapas, un ciclo de trabajo del 50% se convertiría en los momentos N/(2N+1), en los momentos (N+1)/(2N+1), siguiendo la fluctuación del señal de error alrededor del valor correspondiente al bloqueo perfecto.
Llamando a 2N el número de etapas de la cadena DLL, es fácil ver que la figura anterior cambiaría de una DLL a un PLL, bloqueada en la misma fase y frecuencia, si se hicieran las siguientes modificaciones:
La cadena resultante se convierte en un oscilador en anillo con un período igual al retraso de la cadena anterior, y el bucle se bloquea en el mismo reloj de referencia con el mismo nivel de señal de error.
El orden y el tipo de bucle se incrementan en uno. Cabe señalar además que, en el caso de que se elija el integrador en lugar de la ganancia plana, el PLL que se puede obtener es inestable.
El cambio de fase se puede especificar en términos absolutos (en unidades de puerta de cadena de retardo), o como una proporción del período del reloj, o ambos.
El Delay Lock Loop ha sido desarrollado por JJ Spilker, JR. y DT Magill, "El discriminador de bloqueo de retardo: un dispositivo de seguimiento óptimo", Proc. IRE, vol.49, págs. 1403-1416, septiembre de 1961.