El proceso de 65 nm es un nodo litográfico avanzado utilizado en la fabricación de semiconductores CMOS ( MOSFET ) en volumen . Los anchos de línea impresa (es decir, longitudes de puerta de transistor ) pueden alcanzar tan solo 25 nm en un proceso nominal de 65 nm, mientras que el paso entre dos líneas puede ser superior a 130 nm. [1]
A modo de comparación , los ribosomas celulares tienen aproximadamente 20 nm de extremo a extremo. Un cristal de silicio en masa tiene una constante de red de 0,543 nm, por lo que dichos transistores tienen del orden de 100 átomos de ancho. En septiembre de 2007, Intel , AMD , IBM , UMC y Chartered también producían chips de 65 nm.
Si bien los tamaños de las características pueden ser de 65 nm o menos, las longitudes de onda de luz utilizadas para la litografía son 193 nm y 248 nm. La fabricación de características por debajo de la longitud de onda requiere tecnologías de imagen especiales, como la corrección óptica de proximidad y máscaras de cambio de fase . El costo de estas técnicas aumenta sustancialmente el costo de fabricación de productos semiconductores de longitud de onda inferior, y el costo aumenta exponencialmente con cada nodo tecnológico que avanza. Además, estos costos se multiplican por un número cada vez mayor de capas de máscara que deben imprimirse con el paso mínimo y la reducción del rendimiento al imprimir tantas capas con la última tecnología. Para nuevos diseños de circuitos integrados, esto influye en los costos de creación de prototipos y producción.
El espesor de la puerta, otra dimensión importante, se reduce a tan solo 1,2 nm (Intel). Sólo unos pocos átomos aíslan la parte del "interruptor" del transistor, lo que hace que la carga fluya a través de ella. Esta fuga no deseada es causada por un túnel cuántico . La nueva química de los dieléctricos de puerta de alto κ debe combinarse con las técnicas existentes, incluida la polarización del sustrato y múltiples voltajes de umbral, para evitar fugas por un consumo prohibitivo de energía.
Los artículos sobre IEDM de Intel en 2002, 2004 y 2005 ilustran la tendencia de la industria de que los tamaños de los transistores ya no pueden escalar junto con el resto de las dimensiones de las funciones (el ancho de la puerta solo cambió de 220 nm a 210 nm, pasando de tecnologías de 90 nm a 65 nm). ). Sin embargo, las interconexiones (metal y polipaso) continúan reduciéndose, lo que reduce el área y el costo del chip, además de acortar la distancia entre los transistores, lo que lleva a dispositivos de mayor rendimiento y mayor complejidad en comparación con los nodos anteriores. El proceso de 65 nm de Intel tiene una densidad de transistores de 2,08 millones de transistores por milímetro cuadrado (MTr/mm2). [2]
En realidad, existen dos versiones del proceso: CS200, que se centra en el alto rendimiento, y CS200A, que se centra en el bajo consumo.
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