La memoria Racetrack o memoria de pared de dominio ( DWM ) es un dispositivo de memoria no volátil experimental que se está desarrollando en el Centro de Investigación Almaden de IBM por un equipo dirigido por el físico Stuart Parkin . [1] A principios de 2008, se demostró con éxito una versión de 3 bits. [2] Si se desarrollara con éxito, la memoria de carreras ofrecería una densidad de almacenamiento mayor que los dispositivos de memoria de estado sólido comparables, como la memoria flash . [ cita necesaria ]
La memoria Racetrack utiliza una corriente eléctrica coherente con el espín para mover dominios magnéticos a lo largo de un cable nanoscópico de aleación permanente de unos 200 nm de ancho y 100 nm de espesor. A medida que la corriente pasa a través del cable, los dominios pasan por cabezales magnéticos de lectura/escritura ubicados cerca del cable, que alteran los dominios para registrar patrones de bits. Un dispositivo de memoria de pista de carreras se compone de muchos de estos cables y elementos de lectura/escritura. En el concepto operativo general, la memoria de pista de carreras es similar a la anterior memoria de burbuja de los años 1960 y 1970. Las memorias de línea de retardo , como las líneas de retardo de mercurio de las décadas de 1940 y 1950, son una forma aún más antigua de tecnología similar, como la utilizada en las computadoras UNIVAC y EDSAC . Al igual que la memoria de burbujas, la memoria de pista de carreras utiliza corrientes eléctricas para "empujar" una secuencia de dominios magnéticos a través de un sustrato y más allá de los elementos de lectura/escritura. Las mejoras en las capacidades de detección magnética, basadas en el desarrollo de sensores magnetorresistivos espintrónicos , permiten el uso de dominios magnéticos mucho más pequeños para proporcionar densidades de bits mucho más altas.
En producción, se esperaba [ cita necesaria ] que los cables pudieran reducirse a unos 50 nm. Se consideraron dos arreglos para la memoria de la pista de carreras. El más simple era una serie de cables planos dispuestos en una cuadrícula con cabezales de lectura y escritura dispuestos cerca. Una disposición más estudiada utilizaba cables en forma de U dispuestos verticalmente sobre una rejilla de cabezales de lectura/escritura sobre un sustrato subyacente. Esto permitiría que los cables fueran mucho más largos sin aumentar su área 2D, aunque la necesidad de mover dominios individuales más a lo largo de los cables antes de que lleguen a los cabezales de lectura/escritura da como resultado tiempos de acceso aleatorio más lentos. Ambos arreglos ofrecieron aproximadamente el mismo rendimiento. La principal preocupación en términos de construcción era práctica; si sería factible producir en masa la disposición vertical tridimensional.
Las proyecciones de 2008 sugirieron que la memoria de carreras ofrecería un rendimiento del orden de 20 a 32 ns para leer o escribir un bit aleatorio. Esto se compara con aproximadamente 10.000.000 ns de un disco duro , o 20-30 ns de una DRAM convencional . Los autores principales discutieron formas de mejorar los tiempos de acceso con el uso de un "depósito" a aproximadamente 9,5 ns. El rendimiento agregado, con o sin depósito, sería del orden de 250-670 Mbit/s para la memoria de carreras, en comparación con los 12800 Mbit/s de una sola DRAM DDR3, los 1000 Mbit/s de los discos duros de alto rendimiento y los 1000 Mbit/s de los discos duros de alto rendimiento. a 4000 Mbit/s para dispositivos de memoria flash. La única tecnología actual que ofrecía un claro beneficio de latencia sobre la memoria de carreras era SRAM , del orden de 0,2 ns, pero a un costo mayor. Tamaño de característica más grande "F" de aproximadamente 45 nm (a partir de 2011) con un área de celda de aproximadamente 140 F 2 . [3] [4]
La memoria Racetrack es una entre varias tecnologías emergentes que apuntan a reemplazar las memorias convencionales como DRAM y Flash, y potencialmente ofrecer un dispositivo de memoria universal aplicable a una amplia variedad de funciones. Otros contendientes incluyeron la memoria magnetorresistiva de acceso aleatorio (MRAM), la memoria de cambio de fase (PCRAM) y la RAM ferroeléctrica (FeRAM). La mayoría de estas tecnologías ofrecen densidades similares a las de la memoria flash, en la mayoría de los casos peores, y su principal ventaja es la falta de límites de resistencia a la escritura como los de la memoria flash. Field-MRAM ofrece un rendimiento excelente con un tiempo de acceso de hasta 3 ns, pero requiere un tamaño de celda grande de 25-40 F². Podría usarse como reemplazo de SRAM, pero no como dispositivo de almacenamiento masivo. La PCRAM ofrece las densidades más altas de cualquiera de estos dispositivos, con un tamaño de celda de aproximadamente 5,8 F², similar a la memoria flash, así como un rendimiento bastante bueno de alrededor de 50 ns. Sin embargo, ninguno de ellos puede competir con la memoria de pista en términos generales, especialmente en densidad. Por ejemplo, 50 ns permiten operar unos cinco bits en un dispositivo de memoria de pista de carreras, lo que da como resultado un tamaño de celda efectivo de 20/5=4 F², superando fácilmente el producto rendimiento-densidad del PCM. Por otro lado, sin sacrificar la densidad de bits, la misma área de 20 F² podría albergar 2,5 celdas de memoria alternativas de 2 bits y 8 F² (como RAM resistiva (RRAM) o MRAM de transferencia de par de giro ), cada una de las cuales funciona individualmente mucho más rápido ( ~10 ns).
En la mayoría de los casos, los dispositivos de memoria almacenan un bit en cualquier ubicación determinada, por lo que normalmente se comparan en términos de "tamaño de celda", una celda que almacena un bit. El tamaño de la celda en sí se da en unidades de F², donde "F" es la regla de diseño del tamaño de la característica , que generalmente representa el ancho de la línea de metal. Tanto Flash como Racetrack almacenan varios bits por celda, pero aún se puede hacer la comparación. Por ejemplo, los discos duros parecían estar alcanzando límites teóricos de alrededor de 650 nm²/bit, [5] definidos principalmente por la capacidad de leer y escribir en áreas específicas de la superficie magnética. La DRAM tiene un tamaño de celda de aproximadamente 6 F², la SRAM es mucho menos densa con 120 F². La memoria flash NAND es actualmente la forma más densa de memoria no volátil de uso generalizado, con un tamaño de celda de aproximadamente 4,5 F², pero almacena tres bits por celda para un tamaño efectivo de 1,5 F². La memoria flash NOR es ligeramente menos densa, con 4,75 F² efectivos, lo que representa un funcionamiento de 2 bits en un tamaño de celda de 9,5 F². [4] En la pista de carreras con orientación vertical (en forma de U), se almacenan entre 10 y 20 bits por celda, que a su vez tendría un tamaño físico de al menos aproximadamente 20 F². Además, los bits en diferentes posiciones en la "pista" tardarían diferentes tiempos (de ~10 a ~1000 ns, o 10 ns/bit) en ser accedidos por el sensor de lectura/escritura, porque la "pista" movería los dominios. a una velocidad fija de ~100 m/s más allá del sensor de lectura/escritura.
Una limitación de los primeros dispositivos experimentales era que los dominios magnéticos sólo podían empujarse lentamente a través de los cables, lo que requería pulsos de corriente del orden de microsegundos para moverlos con éxito. Esto fue inesperado y condujo a un rendimiento aproximadamente igual al de los discos duros , hasta 1000 veces más lento de lo previsto. Investigaciones recientes han atribuido este problema a imperfecciones microscópicas en la estructura cristalina de los cables que llevaron a que los dominios quedaran "atascados" en estas imperfecciones. Utilizando un microscopio de rayos X para obtener imágenes directas de los límites entre los dominios, su investigación encontró que las paredes de los dominios se moverían mediante pulsos tan cortos como unos pocos nanosegundos cuando estas imperfecciones estuvieran ausentes. Esto corresponde a un rendimiento macroscópico de unos 110 m/s. [6]
El voltaje requerido para impulsar los dominios a lo largo de la pista sería proporcional a la longitud del cable. La densidad de corriente debe ser suficientemente alta para empujar las paredes del dominio (como en la electromigración ). Una dificultad para la tecnología de pistas de carreras surge de la necesidad de una alta densidad de corriente (>10 8 A/cm²); una sección transversal de 30 nm x 100 nm requeriría >3 mA. El consumo de energía resultante llega a ser mayor que el requerido para otras memorias, por ejemplo, la memoria de par de transferencia de giro (STT-RAM) o la memoria flash.
Otro desafío asociado con la memoria Racetrack es la naturaleza estocástica en la que las paredes del dominio se mueven, es decir, se mueven y se detienen en posiciones aleatorias. [7] Ha habido intentos de superar este desafío produciendo muescas en los bordes del nanocables. [8] Los investigadores también han propuesto nanocables escalonados para fijar las paredes del dominio con precisión. [9] Investigaciones experimentales han demostrado [10] la eficacia de la memoria de pared de dominio escalonada. [11] Recientemente, investigadores han propuesto enfoques no geométricos, como la modulación local de propiedades magnéticas mediante la modificación de la composición. Se utilizan técnicas como el recocido, la difusión inducida [12] y la implantación de iones [13] .