eSi-RISC es una arquitectura de CPU configurable . Está disponible en cinco implementaciones: eSi-1600, eSi-1650, eSi-3200, eSi-3250 y eSi-3264. [1] Los eSi-1600 y eSi-1650 cuentan con una ruta de datos de 16 bits , mientras que los eSi-32x0 cuentan con rutas de datos de 32 bits y el eSi-3264 cuenta con una ruta de datos mixta de 32/64 bits. Cada uno de estos procesadores tiene licencia de núcleos IP blandos , adecuados para integrarse tanto en ASIC como en FPGA . [2]
Las principales características de la arquitectura eSi-RISC son: [3]
Si bien hay muchos núcleos IP de microprocesadores blandos diferentes de 16 o 32 bits disponibles, eSi-RISC es la única arquitectura con licencia como núcleo IP que tiene implementaciones de 16 y 32 bits.
A diferencia de otras arquitecturas RISC que admiten instrucciones de 16 y 32 bits, como ARM/Thumb o MIPS/MIPS-16, las instrucciones de 16 y 32 bits en la arquitectura eSi-RISC se pueden combinar libremente, en lugar de tener diferentes modos en los que se ejecutan todas las instrucciones de 16 bits o todas las instrucciones de 32 bits. Esto mejora la densidad del código sin comprometer el rendimiento. Las instrucciones de 16 bits admiten dos operandos de registro en los 16 registros inferiores, mientras que las instrucciones de 32 bits admiten tres operandos de registro y acceso a los 32 registros.
eSi-RISC incluye soporte para multiprocesamiento . Las implementaciones han incluido hasta siete eSi-3250 en un solo chip. [5]
La cadena de herramientas eSi-RISC se basa en la combinación de un puerto de la cadena de herramientas GNU y el IDE Eclipse . [6] Esto incluye:
La biblioteca C es Newlib y la biblioteca C++ es Libstdc++ . Los RTOS portados incluyen MicroC/OS-II , FreeRTOS , ERIKA Enterprise [7] y Phoenix-RTOS [8].