stringtranslate.com

Doble velocidad de datos

Comparación entre velocidad de datos simple, velocidad de datos doble y velocidad de datos cuádruple . Los puntos son donde se realizan las transferencias de datos, medidas en millones de transferencias por segundo (MT/s).

En informática , la doble velocidad de datos ( DDR ) describe un bus de computadora que transfiere datos tanto en los flancos ascendentes como descendentes de la señal de reloj y, por lo tanto, duplica el ancho de banda de la memoria al transferir datos dos veces por ciclo de reloj. [1] [2] [3] Esto también se conoce como doble bombeo , doble bombeo y doble transición . El término modo de alternancia se utiliza en el contexto de la memoria flash NAND .

Descripción general

La forma más sencilla de diseñar un circuito electrónico sincronizado es hacer que realice una transferencia por ciclo completo (subida y bajada) de una señal de reloj . Sin embargo, esto requiere que la señal de reloj cambie dos veces por transferencia, mientras que las líneas de datos cambian como máximo una vez por transferencia. Cuando se opera con un ancho de banda alto, las limitaciones de integridad de la señal restringen la frecuencia del reloj . [ cita requerida ] Al utilizar ambos bordes del reloj, las señales de datos operan con la misma frecuencia límite, duplicando así la velocidad de transmisión de datos.

Esta técnica se ha utilizado para buses frontales de microprocesadores , Ultra-3 SCSI , buses de expansión ( AGP , PCI-X [4] ), memoria gráfica ( GDDR ), memoria principal (tanto RDRAM como DDR1 a DDR5 ) y el bus HyperTransport en los procesadores Athlon 64 de AMD . Más recientemente se está utilizando para otros sistemas con requisitos de alta velocidad de transferencia de datos, como por ejemplo, para la salida de convertidores analógico-digitales (ADC). [5]

No debe confundirse la DDR con el canal dual , en el que cada canal de memoria accede a dos módulos de RAM simultáneamente. Las dos tecnologías son independientes entre sí y muchas placas base utilizan ambas, al utilizar memoria DDR en una configuración de canal dual.

Una alternativa al bombeo doble o cuádruple es hacer que el enlace se registre automáticamente . Esta táctica fue elegida por InfiniBand y PCI Express .

Relación entre ancho de banda y frecuencia

Describir el ancho de banda de un bus de doble bombeo puede resultar confuso. Cada flanco del reloj se denomina pulso , con dos pulsos (uno ascendente y otro descendente ) por ciclo. Técnicamente, el hercio es una unidad de ciclos por segundo, pero muchas personas se refieren a la cantidad de transferencias por segundo. Un uso cuidadoso generalmente habla de "500 MHz, doble velocidad de datos" o "1000  MT/s ", pero muchos se refieren casualmente a un "bus de 1000 MHz", aunque ninguna señal tiene ciclos más rápidos que 500 MHz.

La DDR SDRAM popularizó la técnica de referirse al ancho de banda del bus en megabytes por segundo , el producto de la tasa de transferencia y el ancho del bus en bytes. La DDR SDRAM que funciona con un reloj de 100 MHz se llama DDR-200 (por su tasa de transferencia de datos de 200 MT/s), y una DIMM de 64 bits (8 bytes) de ancho que funciona a esa tasa de datos se llama PC-1600, por su ancho de banda pico (teórico) de 1600 MB/s. Del mismo modo, la tasa de transferencia de 12,8 GB/s DDR3-1600 se llama PC3-12800.

Algunos ejemplos de designaciones populares de módulos DDR:

La DDR SDRAM utiliza señalización de doble velocidad de datos solo en las líneas de datos. Las señales de dirección y control aún se envían a la DRAM una vez por ciclo de reloj (para ser precisos, en el flanco ascendente del reloj), y los parámetros de temporización como la latencia CAS se especifican en ciclos de reloj. Algunas interfaces DRAM menos comunes, en particular LPDDR2 , GDDR5 y XDR DRAM , envían comandos y direcciones utilizando doble velocidad de datos. La DDR5 utiliza dos buses de comando/dirección de doble velocidad de datos de 7 bits a cada DIMM, donde un chip controlador de reloj registrado convierte a un bus SDR de 14 bits a cada chip de memoria.

Véase también

Referencias

  1. ^ Hennessy, John L.; Patterson, David A. (2007). Arquitectura informática: un enfoque cuantitativo. Ámsterdam: Morgan Kaufmann. p. 314. ISBN 978-0-12-370490-0.
  2. ^ Harris, Sarah L.; Harris, David Money (2016). "Sistemas de E/S: memoria DDR3 9.6.3". Diseño digital y arquitectura informática . Elsevier. pág. 531.e1–531.e64. doi :10.1016/b978-0-12-800056-4.00015-7. ISBN . 978-0-12-800056-4La DRAM se conecta al microprocesador a través de un bus paralelo. En 2015, el estándar actual es DDR3, una tercera generación de bus de memoria de doble velocidad de datos que funciona a 1,5 V. Las placas base típicas ahora vienen con dos canales DDR3 para que puedan acceder simultáneamente a dos bancos de módulos de memoria. DDR4 es ... que funciona a 1,2 V ...
  3. ^ "Definición de velocidad de datos doble (DDR)". Intel . Consultado el 7 de abril de 2024 .
  4. ^ Schmid, Patrick (23 de noviembre de 2005). "PCI Express compite con PCI-X". Guía de hardware de Tom .
  5. ^ "ADC AD9467" (PDF) (hoja de datos). Analog Devices.