stringtranslate.com

Proceso de 3 nm

En la fabricación de semiconductores , el proceso de 3 nm es el siguiente en la línea de chips después del nodo de tecnología MOSFET (transistor de efecto de campo de semiconductor de óxido de metal) de 5 nm . El fabricante de chips surcoreano Samsung comenzó a enviar su proceso de 3 nm gate all around (GAA), llamado 3GAA, a mediados de 2022. [1] [2] El 29 de diciembre de 2022, el fabricante de chips taiwanés TSMC anunció que la producción en volumen utilizando su nodo semiconductor de 3 nm (N3) estaba en marcha con buenos rendimientos. [3] Es posible que un proceso de chip de 3 nm mejorado llamado "N3E" haya comenzado la producción en 2023. [4] El fabricante estadounidense Intel planeó comenzar la producción de 3 nm en 2023. [5] [6] [7]

El proceso de 3 nm de Samsung se basa en la tecnología GAAFET (transistor de efecto de campo de puerta completa), un tipo de tecnología MOSFET de múltiples puertas , mientras que el proceso de 3 nm de TSMC todavía utiliza la tecnología FinFET (transistor de efecto de campo de aletas), [8] a pesar de que TSMC está desarrollando transistores GAAFET. [9] En concreto, Samsung planea utilizar su propia variante de GAAFET denominada MBCFET (transistor de efecto de campo de canal de múltiples puentes). [10] El proceso de Intel (denominado "Intel 3", sin el sufijo "nm") utilizará una versión refinada, mejorada y optimizada de la tecnología FinFET en comparación con sus nodos de proceso anteriores en términos de rendimiento ganado por vatio, uso de litografía EUV y mejora de potencia y área. [11]

El término "3 nanómetros" no tiene relación directa con ninguna característica física real (como la longitud de la compuerta, el paso del metal o el paso de la compuerta) de los transistores. Según las proyecciones contenidas en la actualización de 2021 de la Hoja de Ruta Internacional para Dispositivos y Sistemas publicada por IEEE Standards Association Industry Connection, se espera que un nodo de 3 nm tenga un paso de compuerta en contacto de 48 nanómetros y un paso de metal más ajustado de 24 nanómetros. [12]

Sin embargo, en la práctica comercial del mundo real, los fabricantes de microchips individuales (fundiciones) utilizan 3 nm principalmente como un término de marketing para referirse a una nueva generación mejorada de chips semiconductores de silicio en términos de mayor densidad de transistores (es decir, un mayor grado de miniaturización), mayor velocidad y menor consumo de energía. [13] [14] No existe un acuerdo a nivel de toda la industria entre los diferentes fabricantes sobre qué números definirían un nodo de 3 nm. [15] Normalmente, el fabricante de chips se refiere a su propio nodo de proceso anterior (en este caso, el nodo de 5 nm ) para comparar. Por ejemplo, TSMC ha declarado que sus chips FinFET de 3 nm reducirán el consumo de energía en un 25-30% a la misma velocidad, aumentarán la velocidad en un 10-15% a la misma cantidad de energía y aumentarán la densidad de transistores en aproximadamente un 33% en comparación con sus chips FinFET de 5 nm anteriores. [16] [17] Por otro lado, Samsung ha declarado que su proceso de 3 nm reducirá el consumo de energía en un 45%, mejorará el rendimiento en un 23% y disminuirá el área de superficie en un 16% en comparación con su proceso anterior de 5 nm. [18] La litografía EUV enfrenta nuevos desafíos a 3 nm que conducen al uso requerido de patrones múltiples . [19]

Historia

Demostraciones de investigación y tecnología

En 2003, un equipo de investigación de NEC fabricó los primeros MOSFET con una longitud de canal de 3 nm, utilizando los procesos PMOS y NMOS . [20] [21] En 2006, un equipo del Instituto Avanzado de Ciencia y Tecnología de Corea (KAIST) y el Centro Nacional Nano Fab, desarrolló un MOSFET multipuerta de 3 nm de ancho, el dispositivo nanoelectrónico más pequeño del mundo , basado en tecnología de compuerta completa ( GAAFET ). [22] [23]

Historial de comercialización

A fines de 2016, TSMC anunció planes para construir una planta de fabricación de semiconductores con nodos de 5 nm a 3 nm con una inversión conjunta de alrededor de US$15 700 millones. [24]

En 2017, TSMC anunció que comenzaría la construcción de la planta de fabricación de semiconductores de 3 nm en el Parque Científico de Tainan en Taiwán. [25] TSMC planea comenzar la producción en volumen del nodo de proceso de 3 nm en 2023. [26] [27] [28] [29] [30]

A principios de 2018, IMEC (Centro Interuniversitario de Microelectrónica) y Cadence declararon que habían desarrollado chips de prueba de 3 nm, utilizando litografía ultravioleta extrema (EUV) y litografía de inmersión de 193 nm . [31]

A principios de 2019, Samsung presentó planes para fabricar GAAFET ( transistores de efecto de campo de puerta envolvente ) de 3 nm en el nodo de 3 nm en 2021, utilizando su propia estructura de transistor MBCFET que utiliza nanohojas; entregando un aumento de rendimiento del 35%, una reducción de energía del 50% y una reducción del área del 45% en comparación con 7 nm. [32] [33] [34] La hoja de ruta de semiconductores de Samsung también incluía productos en nodos de 8, 7, 6, 5 y 4 nm. [35] [36]

En diciembre de 2019, Intel anunció planes para la producción de 3 nm en 2025. [37]

En enero de 2020, Samsung anunció la producción del primer prototipo de proceso GAAFET de 3 nm del mundo y dijo que apunta a la producción en masa en 2021. [38]

En agosto de 2020, TSMC anunció los detalles de su proceso "N3", que es nuevo en lugar de ser una mejora con respecto a su proceso N5. [39] En comparación con el proceso N5, el proceso N3 debería ofrecer un aumento del 10-15% (1,10-1,15×) en el rendimiento, o una disminución del 25-35% (1,25-1,35×) en el consumo de energía, con un aumento de 1,7× en la densidad lógica (un factor de escala de 0,58), un aumento del 20% (factor de escala de 0,8) en la densidad de celdas SRAM y un aumento del 10% en la densidad de circuitos analógicos. Dado que muchos diseños incluyen considerablemente más SRAM que lógica (una proporción común es 70% SRAM por 30% lógica), se espera que las reducciones de la matriz sean solo de alrededor del 26%. TSMC estaba planeando la producción en volumen en la segunda mitad de 2022. [40] [ necesita actualización ]

En julio de 2021, Intel presentó una nueva hoja de ruta tecnológica de procesos, según la cual el proceso Intel 3 (anteriormente llamado Intel 7nm), el segundo nodo de la compañía en usar EUV y el último en usar FinFET antes de cambiar a la arquitectura de transistores RibbonFET de Intel, ahora está programado para entrar en la fase de fabricación del producto en el segundo semestre de 2023. [5] [ necesita actualización ]

En octubre de 2021, Samsung ajustó los planes anteriores y anunció que la compañía tiene previsto comenzar a producir los primeros diseños de chips basados ​​en 3 nm de sus clientes en la primera mitad de 2022, mientras que su segunda generación de 3 nm se espera para 2023. [41] [ necesita actualización ]

En junio de 2022, en el Simposio de Tecnología de TSMC, la compañía compartió detalles de su tecnología de proceso N3E programada para producción en volumen en el segundo semestre de 2023: densidad de transistores lógicos 1,6 veces mayor, densidad de transistores de chip 1,3 veces mayor, rendimiento entre un 10 y un 15 % mayor a potencia iso o entre un 30 y un 35 % menor a rendimiento iso en comparación con la tecnología de proceso TSMC N5 v1.0, tecnología FinFLEX, que permite entremezclar bibliotecas con diferentes alturas de pista dentro de un bloque, etc. TSMC también presentó nuevos miembros de la familia de procesos de 3 nm: variante de alta densidad N3S, variantes de alto rendimiento N3P y N3X, y N3RF para aplicaciones de RF. [42] [43] [44]

En junio de 2022, Samsung inició la producción "inicial" de un chip de alto rendimiento y bajo consumo utilizando tecnología de proceso de 3 nm con arquitectura GAA. [1] [45] Según fuentes de la industria, Qualcomm ha reservado parte de la capacidad de producción de 3 nm de Samsung. [46]

El 25 de julio de 2022, Samsung celebró el primer envío de chips Gate-All-Around de 3 nm a una empresa china de minería de criptomonedas, PanSemi. [47] [48] [49] [50] Se reveló que la tecnología de proceso MBCFET de 3 nm recientemente introducida ofrece una densidad de transistores un 16 % mayor, [51] un rendimiento un 23 % mayor o un consumo de energía un 45 % menor en comparación con una tecnología de proceso de 5 nm no especificada. [52] Los objetivos para la tecnología de proceso de 3 nm de segunda generación incluyen hasta un 35 % más de densidad de transistores, [51] una mayor reducción del consumo de energía de hasta un 50 % o un rendimiento superior en un 30 %. [52] [53] [51]

El 29 de diciembre de 2022, TSMC anunció que la producción en volumen utilizando su tecnología de proceso de 3 nm N3 está en marcha con buenos rendimientos. [3] La empresa planea comenzar la fabricación en volumen utilizando la tecnología de proceso refinada de 3 nm llamada N3E en la segunda mitad de 2023. [54]

En diciembre de 2022, en la conferencia IEDM 2022, TSMC reveló algunos detalles sobre sus tecnologías de proceso de 3 nm: el paso de compuerta de contacto de N3 es de 45 nm, el paso de metal mínimo de N3E es de 23 nm y el área de celda SRAM es de 0,0199 μm2 para N3 y 0,021 μm2 para N3E (igual que en N5). Para el proceso N3E, dependiendo de la cantidad de aletas en las celdas utilizadas para el diseño, el escalado del área en comparación con las celdas N5 de 2 a 2 aletas varía de 0,64x a 0,85x, las ganancias de rendimiento varían del 11% al 32% y los ahorros de energía varían del 12% al 30% (los números se refieren al núcleo Cortex-A72). La tecnología FinFlex de TSMC permite mezclar celdas con diferentes cantidades de aletas en un solo chip. [55] [56] [57] [58]

En un informe de IEDM 2022, el experto en la industria de semiconductores Dick James afirmó que los procesos de 3 nm de TSMC ofrecían solo mejoras incrementales, porque se han alcanzado los límites de altura de aleta, longitud de compuerta y número de aletas por transistor (aleta única). Después de la implementación de características como la ruptura de difusión única, el contacto sobre compuerta activa y FinFlex, ya no quedará margen para la mejora de las tecnologías de proceso basadas en FinFET. [59]

En abril de 2023, en su Simposio Tecnológico, TSMC reveló algunos detalles sobre sus procesos N3P y N3X que la compañía había presentado anteriormente: N3P ofrecerá un 5% más de velocidad o un 5%–10% menos de consumo de energía y una "densidad de chip" 1,04 veces mayor en comparación con N3E, mientras que N3X ofrecerá un aumento de velocidad del 5% a costa de una fuga ~3,5 veces mayor y la misma densidad en comparación con N3P. Está previsto que N3P entre en producción en volumen en la segunda mitad de 2024, y N3X le seguirá en 2025. [60]

En julio de 2023, la firma de investigación de la industria de semiconductores TechInsights dijo que descubrió que el proceso GAA (gate-all-around) de 3 nm de Samsung se había incorporado al ASIC de minería de criptomonedas (Whatsminer M56S++) de un fabricante chino, MicroBT. [61]

El 7 de septiembre de 2023, MediaTek y TSMC anunciaron que MediaTek había desarrollado su primer chip de 3 nm y se espera que la producción en volumen comience en 2024. [62]

Nodos de proceso de 3 nm

Referencias

  1. ^ abc "Samsung comienza la producción de chips utilizando tecnología de proceso de 3 nm con arquitectura GAA" (Nota de prensa). Samsung. Archivado desde el original el 30 de junio de 2022. Consultado el 30 de junio de 2022 .
  2. ^ ab "¡Se hizo historia! Samsung supera a TSMC y comienza a comercializar chipsets GAA de 3 nm". 25 de julio de 2022. Archivado desde el original el 23 de agosto de 2022 . Consultado el 23 de agosto de 2022 .
  3. ^ abc "TSMC inicia la producción de 3 nm: un nodo largo para impulsar chips líderes". Tom's Hardware . 29 de diciembre de 2022.
  4. ^ Ramish Zafar (4 de marzo de 2022). «TSMC supera las expectativas de rendimiento de 3 nm y la producción puede comenzar antes de lo previsto». wccftech.com . Archivado desde el original el 16 de marzo de 2022 . Consultado el 19 de marzo de 2022 .
  5. ^ abc Cutress, Dr Ian. "La hoja de ruta de Intel para el proceso de 2025: ¿con 4 nm, 3 nm, 20 A y 18 A?". AnandTech . Archivado desde el original el 3 de noviembre de 2021. Consultado el 27 de julio de 2021 .
  6. ^ Gartenberg, Chaim (26 de julio de 2021). «Intel tiene una nueva hoja de ruta de arquitectura y un plan para recuperar su corona en la fabricación de chips en 2025». The Verge . Archivado desde el original el 20 de diciembre de 2021. Consultado el 22 de diciembre de 2021 .
  7. ^ "Hojas de ruta y hitos tecnológicos de Intel". Intel . Archivado desde el original el 16 de julio de 2022 . Consultado el 17 de febrero de 2022 .
  8. ^ Cutress, Dr Ian. "¿Dónde están mis GAA-FET? TSMC se queda con FinFET para 3 nm". AnandTech . Archivado desde el original el 2 de septiembre de 2020. Consultado el 12 de septiembre de 2020 .
  9. ^ "TSMC traza un rumbo agresivo para la litografía de 3 nm y más allá - ExtremeTech". Extremetech.com . Archivado desde el original el 22 de septiembre de 2020 . Consultado el 12 de septiembre de 2020 .
  10. ^ "Samsung habla sobre los avances de 3 nm y MBCFET en un evento de fundición". Techxplore.com . Archivado desde el original el 22 de noviembre de 2021. Consultado el 22 de noviembre de 2021 .
  11. ^ Patrick Moorhead (26 de julio de 2021). «Intel actualiza la estrategia de IDM 2.0 con nuevas tecnologías de nomenclatura de nodos y de transistores y empaquetado». Forbes . Archivado desde el original el 18 de octubre de 2021. Consultado el 18 de octubre de 2021 .
  12. ^ ab HOJA DE RUTA INTERNACIONAL PARA DISPOSITIVOS Y SISTEMAS: Más Moore, IEEE, 2021, pág. 7, archivado del original el 7 de agosto de 2022 , consultado el 7 de agosto de 2022
  13. ^ "Los 7 nm, 5 nm y 3 nm de TSMC "son solo números... no importa cuál sea el número"". Pcgamesn.co . 10 de septiembre de 2019. Archivado desde el original el 17 de junio de 2020 . Consultado el 20 de abril de 2020 .
  14. ^ Samuel K. Moore (21 de julio de 2020). "Una mejor manera de medir el progreso en semiconductores: es hora de desechar la antigua métrica de la Ley de Moore". IEEE Spectrum . IEEE. Archivado desde el original el 2 de diciembre de 2020 . Consultado el 20 de abril de 2021 .
  15. ^ HOJA DE RUTA INTERNACIONAL PARA DISPOSITIVOS Y SISTEMAS: Más Moore, IEEE, 2021, pág. 6, archivado del original el 7 de agosto de 2022 , consultado el 7 de agosto de 2022, según el cual "Aún no hay un consenso sobre la denominación de los nodos entre las diferentes fundiciones y fabricantes de dispositivos integrados (IDM)".
  16. ^ Jason Cross (25 de agosto de 2020). «TSMC detalla sus futuros procesos de fabricación de 5 nm y 3 nm: esto es lo que significa para el silicio de Apple». Macworld. Archivado desde el original el 20 de abril de 2021. Consultado el 20 de abril de 2021 .
  17. ^ Anton Shilov (31 de agosto de 2020). «El futuro de los chips de vanguardia según TSMC: 5 nm, 4 nm, 3 nm y más allá». Techradar.com . Archivado desde el original el 20 de abril de 2021. Consultado el 20 de abril de 2021 .
  18. ^ "Samsung comienza la producción de chips utilizando tecnología de proceso de 3 nm con arquitectura GAA". 30 de junio de 2022. Archivado desde el original el 8 de julio de 2022 . Consultado el 8 de julio de 2022 .
  19. ^ Chen, Frederick (17 de julio de 2022). "Limitaciones de la resistencia y el llenado de pupila de EUV a 3 nm". LinkedIn . Archivado desde el original el 29 de julio de 2022.
  20. ^ Schwierz, Frank; Wong, Hei; Liou, Juin J. (2010). Nanómetro CMOS. Publicación Pan Stanford. pag. 17.ISBN​ 9789814241083Archivado del original el 24 de mayo de 2020 . Consultado el 11 de octubre de 2019 .
  21. ^ Wakabayashi, Hitoshi; Yamagami, Shigeharu; Ikezawa, Nobuyuki; Ogura, Atsushi; Narihiro, Mitsuru; Arai, K.; Ochiai, Y.; Takeuchi, K.; Yamamoto, T.; Mogami, T. (diciembre de 2003). "Dispositivos CMOS planos a granel de menos de 10 nm que utilizan control de unión lateral" . Reunión internacional de dispositivos electrónicos IEEE 2003. págs. 20.7.1–20.7.3. doi :10.1109/IEDM.2003.1269446. ISBN 0-7803-7872-5. Número de identificación del sujeto  2100267.
  22. ^ "Todavía hay espacio en el fondo (transistor nanométrico desarrollado por Yang-kyu Choi del Instituto Avanzado de Ciencia y Tecnología de Corea)", Nanoparticle News , 1 de abril de 2006, archivado desde el original el 6 de noviembre de 2012
  23. ^ Lee, Hyunjin; Choi, Yang-Kyu; Yu, Lee-Eun; Ryu, Seong-Wan; Han, Jin-Woo; Jeon, K.; Jang, DY; Kim, Kuk-Hwan; Lee, Ju-Hyun; et al. (junio de 2006). "FinFET de puerta versátil de sub-5 nm para escalamiento definitivo". Simposio de 2006 sobre tecnología VLSI, 2006. Compendio de artículos técnicos . págs. 58–59. doi :10.1109/VLSIT.2006.1705215. hdl : 10203/698 . ISBN . 978-1-4244-0005-8. Número de identificación del sujeto  26482358.
  24. ^ Patterson, Alan (12 de diciembre de 2016), "TSMC planea una nueva fábrica de 3 nm", EE Times , consultado el 22 de julio de 2023
  25. ^ Patterson, Alan (2 de octubre de 2017), "TSMC pretende construir la primera fábrica de 3 nm del mundo", EE Times , consultado el 22 de julio de 2023
  26. ^ Zafar, Ramish (15 de mayo de 2019). "TSMC comenzará la investigación de 2 nm en Hsinchu, Taiwán, según un informe". Wccftech.com . Archivado desde el original el 7 de noviembre de 2020 . Consultado el 6 de diciembre de 2019 .
  27. ^ "TSMC comenzará la producción de 5 nm en la segunda mitad de 2020 y de 3 nm en 2022". Techspot.com . 8 de diciembre de 2019. Archivado desde el original el 19 de diciembre de 2019 . Consultado el 12 de enero de 2020 .
  28. ^ Armasu 2019-12-06T20:26:59Z, Lucian (6 de diciembre de 2019). "Informe: TSMC comenzará la producción en volumen de 3 nm en 2022". Tom's Hardware . Archivado desde el original el 15 de septiembre de 2022. Consultado el 19 de diciembre de 2019 .{{cite web}}: CS1 maint: numeric names: authors list (link)
  29. ^ "La fábrica de proceso de 3 nm de TSMC comienza su construcción: producción en masa en 2023". Gizchina.com . 25 de octubre de 2019. Archivado desde el original el 12 de enero de 2020 . Consultado el 12 de enero de 2020 .
  30. ^ Friedman, Alan (27 de octubre de 2019). «TSMC comienza a construir instalaciones para producir chips de 3 nm en 2023». Phone Arena . Archivado desde el original el 12 de enero de 2020. Consultado el 12 de enero de 2020 .
  31. ^ "Imec y Cadence presentan el primer chip de prueba de 3 nm de la industria". Cadence (nota de prensa). 28 de febrero de 2018. Consultado el 18 de abril de 2019 .
  32. ^ "Samsung presenta herramientas de diseño Gate-All-Around de 3 nm - ExtremeTech". ExtremeTech . Consultado el 22 de julio de 2023 .
  33. ^ Armasu, Lucian (11 de enero de 2019), "Samsung planea la producción en masa de chips GAAFET de 3 nm en 2021", Tom's Hardware , archivado del original el 6 de diciembre de 2019 , consultado el 6 de diciembre de 2019
  34. ^ Samsung: el proceso de 3 nm lleva un año de ventaja sobre TSMC en GAA y tres años sobre Intel, 6 de agosto de 2019, archivado del original el 15 de septiembre de 2022 , consultado el 18 de abril de 2019
  35. ^ Armasu, Lucian (25 de mayo de 2017), "Samsung revela la generación del proceso de 4 nm y la hoja de ruta completa de Foundry", Tom's Hardware , archivado del original el 15 de septiembre de 2022 , consultado el 18 de abril de 2019
  36. ^ Cortadora, Ian. "Samsung anuncia PDK GAA MBCFET de 3 nm, versión 0.1". AnandTech . Archivado desde el original el 14 de octubre de 2019 . Consultado el 19 de diciembre de 2019 .
  37. ^ Cutress, Dr Ian. "Hoja de ruta de fabricación de Intel de 2019 a 2029: portabilidad posterior, 7 nm, 5 nm, 3 nm, 2 nm y 1,4 nm". AnandTech . Archivado desde el original el 12 de enero de 2021 . Consultado el 11 de diciembre de 2019 .
  38. ^ Broekhuijsen 2020-01-03T16:28:57Z, Niels (3 de enero de 2020). "Samsung crea el primer prototipo del semiconductor GAAFET de 3 nm". Tom's Hardware . Archivado desde el original el 15 de septiembre de 2022 . Consultado el 10 de febrero de 2020 .{{cite web}}: CS1 maint: numeric names: authors list (link)
  39. ^ Shilov, Anton. "TSMC: el desarrollo de EUV de 3 nm avanza bien y los primeros clientes se involucran". AnandTech . Archivado desde el original el 3 de septiembre de 2020. Consultado el 12 de septiembre de 2020 .
  40. ^ "Actualización de la hoja de ruta de TSMC: N3E en 2024, N2 en 2026, se avecinan cambios importantes". AnandTech . 22 de abril de 2022. Archivado desde el original el 9 de mayo de 2022 . Consultado el 12 de mayo de 2022 .
  41. ^ abc "Las innovaciones de Samsung Foundry impulsan el futuro del big data, la IA/ML y los dispositivos inteligentes conectados" (nota de prensa). Samsung. 7 de octubre de 2021. Archivado desde el original el 8 de abril de 2022. Consultado el 23 de marzo de 2022 .
  42. ^ "Revisión del simposio de tecnología de TSMC". SemiWiki . 22 de junio de 2022.
  43. ^ "TSMC prepara cinco tecnologías de proceso de 3 nm y agrega FinFlex para mayor flexibilidad de diseño". AnandTech . 16 de junio de 2022.
  44. ^ ab "N3E reemplaza a N3; viene en muchas versiones". WikiChip Fuse . 4 de septiembre de 2022.
  45. ^ "Samsung inicia la producción de 3 nm: comienza la era Gate-All-Around (GAAFET)". AnandTech . 30 de junio de 2022. Archivado desde el original el 7 de julio de 2022 . Consultado el 7 de julio de 2022 .
  46. ^ "Samsung Electronics comienza la 'producción de prueba' de una fundición de 3 nanopartículas... El primer cliente es una empresa china de ASIC". TheElec . 28 de junio de 2022. Archivado desde el original el 28 de julio de 2022 . Consultado el 28 de julio de 2022 .
  47. ^ "La producción de prueba de 3 nm de Samsung se ejecuta esta semana para fabricar chips mineros de Bitcoin". SamMobile . 28 de junio de 2022. Archivado desde el original el 27 de julio de 2022 . Consultado el 27 de julio de 2022 .
  48. ^ "Samsung envía su primer conjunto de chips de 3 nm, lo que marca un hito importante". SamMobile . 25 de julio de 2022. Archivado desde el original el 27 de julio de 2022 . Consultado el 27 de julio de 2022 .
  49. ^ "Samsung celebra el primer envío de chips Gate-All-Around de 3 nm". www.gsmarena.com . 25 de julio de 2022. Archivado desde el original el 26 de julio de 2022 . Consultado el 26 de julio de 2022 .
  50. ^ "Samsung Electronics celebra la ceremonia de envío de producción en masa de 3 nanofundidoras" (Comunicado de prensa). Samsung. 25 de julio de 2022.
  51. ^ abc "Samsung celebra una ceremonia para conmemorar el primer envío de los chips de 3 nm más avanzados". Agencia de Noticias Yonhap . 25 de julio de 2022. Archivado desde el original el 28 de julio de 2022. Consultado el 28 de julio de 2022 .
  52. ^ ab "Samsung comienza la producción de chips utilizando tecnología de proceso de 3 nm con arquitectura GAA". BusinessWire . 29 de junio de 2022. Archivado desde el original el 28 de julio de 2022 . Consultado el 28 de julio de 2022 .
  53. ^ "Samsung comienza a enviar los primeros chips de 3 nm del mundo". The Korea Herald . 25 de julio de 2022. Archivado desde el original el 27 de julio de 2022 . Consultado el 27 de julio de 2022 .
  54. ^ "El viaje de 3 nm de TSMC: una rampa lenta, enormes inversiones, un gran futuro". AnandTech . 17 de enero de 2023.
  55. ^ Patel, Dylan (21 de diciembre de 2022). "El enigma de los 3 nm de TSMC: ¿tiene sentido? Tecnología de proceso N3 y N3E y costos detallados". SemiAnalysis .
  56. ^ Patel, Dylan (2 de febrero de 2023). «Resumen de IEDM 2022». SemiAnalysis .
  57. ^ abcde Jones, Scotten (1 de febrero de 2023). «IEDM 2022 – TSMC 3nm». SemiWiki .
  58. ^ Schor, David (14 de diciembre de 2022). "IEDM 2022: ¿Acabamos de presenciar la muerte de SRAM?". WikiChip Fuse .
  59. ^ James, Dick. "TSMC revela detalles del proceso de 3 nm". TechInsights . Consultado el 16 de febrero de 2023 .
  60. ^ abc "TSMC detalla la evolución de 3 nm: N3E según lo previsto, N3P y N3X ofrecerán un aumento del rendimiento del 5 %". AnandTech . 26 de abril de 2023.
  61. ^ "TechInsights: el proceso GAA de 3 nm de Samsung identificado en un ASIC de criptominería diseñado por la startup china MicroBT". DIGITIMES . 18 de julio de 2023 . Consultado el 21 de julio de 2023 .
  62. ^ Neowin ·, Omer Dursun (7 de septiembre de 2023). «MediaTek desarrolla su primer chip de 3 nm con el proceso de TSMC, que llegará en 2024». Neowin . Consultado el 7 de septiembre de 2023 .
  63. ^ "¿Puede TSMC mantener su liderazgo en tecnología de procesos?". SemiWiki . 29 de abril de 2020. Archivado desde el original el 13 de mayo de 2022 . Consultado el 14 de mayo de 2022 .
  64. ^ ab "El GAAFET de 3 nm de Samsung entra en producción de riesgo; analiza mejoras de próxima generación". WikiChip Fuse . 5 de julio de 2022.
  65. ^ "Samsung Foundry promete superar a TSMC en cinco años". AnandTech .
  66. ^ abc "TSMC 3nm". www.tsmc.com . 15 de abril de 2022. Archivado desde el original el 20 de abril de 2022 . Consultado el 15 de abril de 2022 .
  67. ^ Shilov, Anton. "TSMC: el proceso N3P de 3 nm optimizado para el rendimiento va camino de la producción en masa este año". AnandTech . Consultado el 25 de septiembre de 2024 .
  68. ^ ab "Procesador Samsung Exynos W1000: una mirada al proceso Gate-All-Around de 3 nm". 18 de julio de 2024.
  69. ^ ab "TSMC N3 y los desafíos futuros". 27 de mayo de 2023.
  70. ^ "TSMC detalla la evolución de 3 nm: N3E según lo previsto, N3P y N3X ofrecerán un aumento del rendimiento del 5 %". 26 de abril de 2023.
  71. ^ "El proceso SF3 de 3 nm de segunda generación de Samsung ha comenzado la producción de prueba". 21 de enero de 2024.
  72. ^ "Conferencia de resultados del segundo trimestre de 2022 de TSMC" (PDF) . TSMC . 14 de julio de 2022. Archivado (PDF) del original el 15 de julio de 2022 . Consultado el 22 de julio de 2022 .
  73. ^ "IFS renace como Intel Foundry: el negocio de Foundry ampliado agrega el proceso 14A a la hoja de ruta".
  74. ^ Cutress, Dr Ian (17 de febrero de 2022). "Intel revela una hoja de ruta escalable para procesadores Xeon de múltiples generaciones: nuevos procesadores Xeon con núcleo E únicamente en 2024". AnandTech . Archivado desde el original el 15 de marzo de 2022 . Consultado el 23 de marzo de 2022 .

Lectura adicional

Enlaces externos