El análisis de temporización estática (STA) es un método de simulación para calcular la temporización esperada de un circuito digital síncrono sin requerir una simulación del circuito completo.
Los circuitos integrados de alto rendimiento se han caracterizado tradicionalmente por la frecuencia de reloj a la que operan. Medir la capacidad de un circuito para operar a la velocidad especificada requiere la capacidad de medir, durante el proceso de diseño, su retraso en numerosos pasos. Además, el cálculo del retraso debe incorporarse al bucle interno de los optimizadores de tiempo en varias fases del diseño, como la síntesis lógica , el diseño ( ubicación y enrutamiento ) y las optimizaciones in situ realizadas al final del ciclo de diseño. Si bien estas mediciones de temporización pueden realizarse teóricamente mediante una simulación de circuito rigurosa , es probable que este enfoque sea demasiado lento para ser práctico. El análisis de temporización estática juega un papel vital para facilitar la medición rápida y razonablemente precisa de la temporización del circuito. La aceleración proviene del uso de modelos de sincronización simplificados y de ignorar en su mayoría las interacciones lógicas en los circuitos. [1] Esto se ha convertido en un pilar del diseño en las últimas décadas.
Una de las primeras descripciones de un enfoque de sincronización estática se basó en la técnica de revisión y evaluación de programas (PERT), en 1966. [2] A principios de la década de 1980 aparecieron versiones y algoritmos más modernos. [3] [4] [5]
En un sistema digital síncrono , se supone que los datos se mueven al unísono , avanzando una etapa en cada tic de la señal del reloj . Esto se logra mediante elementos de sincronización como flip-flops o pestillos , que copian su entrada a su salida cuando el reloj se lo indica. En un sistema de este tipo sólo son posibles dos tipos de errores de sincronización:
El momento en que llega una señal puede variar por muchos motivos. Los datos de entrada pueden variar, el circuito puede realizar diferentes operaciones, la temperatura y el voltaje pueden cambiar y existen diferencias de fabricación en la construcción exacta de cada pieza. El objetivo principal del análisis de temporización estática es verificar que a pesar de estas posibles variaciones, todas las señales lleguen ni demasiado pronto ni demasiado tarde y, por tanto, se puede garantizar el funcionamiento adecuado del circuito.
Dado que STA es capaz de verificar cada ruta, puede detectar otros problemas como fallos , rutas lentas y desfases del reloj .
Muy a menudo, los diseñadores querrán calificar su diseño en función de muchas condiciones. El comportamiento de un circuito electrónico suele depender de varios factores de su entorno, como la temperatura o las variaciones de voltaje locales. En tal caso, es necesario realizar STA para más de un conjunto de condiciones, o STA debe estar preparado para funcionar con una variedad de posibles retrasos para cada componente, en lugar de un solo valor.
Con las técnicas adecuadas, se caracterizan los patrones de variaciones de las condiciones y se registran sus extremos. Cada condición extrema puede denominarse esquina . Los extremos en las características de la celda pueden considerarse como "esquinas de proceso, voltaje y temperatura (PVT)" y los extremos en las características netas pueden considerarse como "esquinas de extracción". Luego, cada patrón de combinación de esquinas de extracción PVT se denomina "esquina de sincronización", ya que representa un punto donde la sincronización será extrema. Si el diseño funciona en cada condición extrema, entonces, bajo el supuesto de comportamiento monótono , el diseño también está calificado para todos los puntos intermedios.
El uso de esquinas en el análisis de tiempos estáticos tiene varias limitaciones. Puede ser demasiado optimista, ya que supone un seguimiento perfecto: si una puerta es rápida, se supone que todas las puertas son rápidas, o si el voltaje es bajo para una puerta, también lo es para todas las demás. Las esquinas también pueden ser demasiado pesimistas, ya que el peor de los casos rara vez ocurre. En un circuito integrado, por ejemplo, puede que no sea raro tener una capa de metal en el extremo delgado o grueso de su rango permitido, pero sería muy raro que las 10 capas estuvieran en el mismo límite, ya que se fabrican de forma independiente. . La STA estadística, que reemplaza los retrasos con distribuciones y el seguimiento con correlación, ofrece un enfoque más sofisticado al mismo problema.
En el análisis de temporización estática, la palabra estático alude al hecho de que este análisis de temporización se lleva a cabo de manera independiente de la entrada y pretende encontrar el peor retardo del circuito en todas las combinaciones de entradas posibles. La eficiencia computacional (lineal en el número de aristas del gráfico) de este enfoque ha resultado en su uso generalizado, aunque tiene algunas limitaciones. En STA se utiliza popularmente un método que comúnmente se conoce como PERT . Sin embargo, PERT es un nombre inapropiado, y el llamado método PERT discutido en la mayor parte de la literatura sobre análisis de tiempos se refiere al método de ruta crítica (CPM) [6] que se usa ampliamente en la gestión de proyectos. Si bien los métodos basados en CPM son los que se utilizan predominantemente en la actualidad, varios analizadores de tiempos han utilizado otros métodos para recorrer gráficos de circuitos, como la búsqueda en profundidad .
Muchos de los problemas comunes en el diseño de chips están relacionados con la sincronización de la interfaz entre diferentes componentes del diseño. Estos pueden surgir debido a muchos factores, incluidos modelos de simulación incompletos, falta de casos de prueba para verificar adecuadamente la sincronización de la interfaz, requisitos de sincronización, especificaciones de interfaz incorrectas y falta de comprensión del diseñador de un componente suministrado como una "caja negra". Existen herramientas CAD especializadas diseñadas explícitamente para analizar la sincronización de la interfaz, del mismo modo que existen herramientas CAD específicas para verificar que una implementación de una interfaz se ajuste a la especificación funcional (utilizando técnicas como la verificación de modelos ).
El análisis estadístico de temporización estática (SSTA) [7] es un procedimiento que se está volviendo cada vez más necesario para manejar las complejidades de los procesos y las variaciones ambientales en los circuitos integrados.
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