El R5000 es un microprocesador de 64 bits, bi-endian , superescalar , con diseño de ejecución en orden de 2 números que implementa la arquitectura de conjunto de instrucciones (ISA) MIPS IV desarrollada por Quantum Effect Design (QED) en 1996. El proyecto fue financiado por MIPS Technologies, Inc (MTI), también el licenciante. MTI luego licenció el diseño a Integrated Device Technology (IDT), NEC , NKK y Toshiba . El R5000 sucedió al QED R4600 y R4700 como su microprocesador integrado de gama alta insignia. IDT comercializó su versión del R5000 como 79RV5000, NEC como VR5000, NKK como NR5000 y Toshiba como TX5000. El R5000 se vendió a PMC-Sierra cuando la compañía adquirió QED. Hoy en día todavía se fabrican derivados del R5000 [¿ cuándo? ] para sistemas integrados.
Los usuarios del R5000 en estaciones de trabajo y servidores fueron Silicon Graphics, Inc. (SGI) y Siemens-Nixdorf . SGI utilizó el R5000 en sus estaciones de trabajo de gama baja O2 e Indy . El R5000 también se utilizó en sistemas integrados como enrutadores de red e impresoras de gama alta. El R5000 encontró su camino en la industria de los juegos de arcade, las placas base alimentadas por R5000 fueron utilizadas por Atari [1] y Midway. [2] Inicialmente, el Cobalt Qube y el Cobalt RaQ utilizaron un modelo derivado, el RM5230 y el RM5231. El Qube 2700 utilizó el microprocesador RM5230, mientras que el Qube 2 utilizó el RM5231. Los sistemas RaQ originales estaban equipados con CPU RM5230 o RM5231, pero los modelos posteriores utilizaron chips AMD K6-2 y luego, finalmente, CPU Intel Pentium III para los modelos finales.
El plan de trabajo original preveía un funcionamiento a 200 MHz a principios de 1996, 250 MHz a finales de 1996, y en 1997 llegó el R5000A. El R5000 se presentó en enero de 1996 y no logró alcanzar los 200 MHz, llegando a los 180 MHz. Cuando se lo posicionó como un microprocesador de estación de trabajo de gama baja, la competencia incluía al IBM y Motorola PowerPC 604 , el HP PA-7300LC y el Intel Pentium Pro .
El R5000 es un diseño superescalar bidireccional que ejecuta instrucciones en orden . El R5000 podía emitir simultáneamente una instrucción de número entero y una de punto flotante. Tenía una línea de procesamiento simple para instrucciones de número entero y otra para punto flotante para ahorrar transistores y área de chip y reducir costos. El R5000 no realizaba predicciones de bifurcaciones dinámicas por razones de costo. En su lugar, utiliza un enfoque estático, utilizando las sugerencias codificadas por el compilador en las instrucciones de probabilidad de bifurcación introducidas por primera vez en la arquitectura MIPS II para determinar la probabilidad de que se tome una bifurcación.
El R5000 tenía grandes cachés L1 , una característica distintiva de QED, cuyos diseñadores favorecían diseños simples con cachés grandes. El R5000 tenía dos cachés L1, uno para instrucciones y el otro para datos. Ambos tienen una capacidad de 32 KB. Los cachés son asociativos por conjuntos de dos vías , tienen un tamaño de línea de 32 bytes y están virtualmente indexados, etiquetados físicamente . Las instrucciones se predescodificaban a medida que ingresaban al caché de instrucciones agregando cuatro bits a cada instrucción. Estos cuatro bits especifican si se pueden emitir juntas y por qué unidad de ejecución se ejecutan. Esto ayudó a la emisión de instrucciones superescalares al mover parte de la comprobación de dependencias y conflictos fuera de la ruta crítica.
La unidad de enteros ejecuta la mayoría de las instrucciones con una latencia y un rendimiento de un ciclo, excepto la multiplicación y la división. Las multiplicaciones de 32 bits tienen una latencia de cinco ciclos y un rendimiento de cuatro ciclos. Las multiplicaciones de 64 bits tienen cuatro ciclos adicionales de latencia y la mitad del rendimiento. Las divisiones tienen una latencia y un rendimiento de 36 ciclos para los enteros de 32 bits, y para los enteros de 64 bits, se incrementan a 68 ciclos.
La unidad de punto flotante (FPU) era un diseño rápido de precisión simple (32 bits), para reducir costos y beneficiar a SGI, cuyas estaciones de trabajo de gráficos 3D de rango medio dependían principalmente de matemáticas de precisión simple para aplicaciones de gráficos 3D. Estaba completamente segmentada, lo que la hacía significativamente mejor que la del R4700 . El R5000 implementa la instrucción de multiplicación-suma del ISA MIPS IV. Las sumas, multiplicaciones y multiplicaciones-sumas de precisión simple tienen una latencia de cuatro ciclos y un rendimiento de un ciclo. Las divisiones de precisión simple tienen una latencia de 21 ciclos y un rendimiento de 19 ciclos, mientras que las raíces cuadradas tienen una latencia de 26 ciclos y un rendimiento de 38 ciclos. La división y la raíz cuadrada no estaban segmentadas. Las instrucciones que operan con números de precisión doble tienen una latencia significativamente mayor y un rendimiento menor, excepto la suma, que tiene una latencia y un rendimiento idénticos a la suma de precisión simple. La multiplicación y la multiplicación-suma tienen una latencia de cinco ciclos y un rendimiento de dos ciclos. La división tiene una latencia de 36 ciclos y un rendimiento de 34 ciclos. La raíz cuadrada tiene una latencia de 68 ciclos y un rendimiento de 66 ciclos.
El R5000 tenía un controlador de caché L2 integrado que admitía capacidades de 512 KB, 1 MB y 2 MB. La caché L2 comparte el bus SysAD con la interfaz externa. La caché se construyó con SRAM síncronas (SSRAM) personalizadas. El microprocesador utiliza el bus SysAD que también utilizan varios otros microprocesadores MIPS. El bus está multiplexado (la dirección y los datos comparten el mismo conjunto de cables) y puede funcionar a frecuencias de reloj de hasta 100 MHz. El R5000 inicial no admitía multiprocesamiento , pero el paquete reservó ocho pines para la futura incorporación de esta función.
QED era una empresa sin fábrica y no fabricaba sus propios diseños. El R5000 fue fabricado por IDT, NEC y NKK. Las tres empresas fabricaron el R5000 en un proceso de metal-óxido-semiconductor complementario (CMOS) de 0,35 μm, pero con diferentes características de proceso. IDT fabricó el R5000 en un proceso con dos niveles de polisilicio y tres niveles de interconexión de aluminio . Los dos niveles de polisilicio permitieron a IDT utilizar una celda SRAM de cuatro transistores, lo que dio como resultado un recuento de transistores de 3,6 millones y una matriz que medía 8,7 mm por 9,7 mm (84,39 mm 2 ). NEC y NKK fabricaron el R5000 en un proceso con un nivel de polisilicio y tres niveles de interconexión de aluminio. Sin un nivel adicional de polisilicio, ambas compañías tuvieron que utilizar una celda SRAM de seis transistores, lo que dio como resultado un recuento de transistores de 5,0 millones y una matriz más grande con un área de alrededor de 87 mm2 . MTI afirmó que los tamaños de matriz estaban en el rango de 80 a 90 mm2 . 0,8 millones de los transistores en ambas versiones eran para lógica y el resto estaban contenidos en las cachés. Estaba empaquetado en una matriz de rejilla de bolas de plástico (BGA) de 272 bolas o una matriz de rejilla de pines cerámicos (PGA) de 223 pines. No era compatible con pines de ningún microprocesador MIPS anterior.
A finales de los años 90, Quantum Effect Design adquirió una licencia para fabricar y vender microprocesadores MIPS de MTI y se convirtió en un proveedor de microprocesadores, cambiando su nombre a Quantum Effect Devices para reflejar su nuevo modelo de negocio. Los primeros productos de la empresa fueron miembros de la familia RM52xx, que inicialmente constaba de dos modelos, el RM5230 y el RM5260. Estos se anunciaron el 24 de marzo de 1997. El RM5230 estaba inicialmente disponible a 100 y 133 MHz, y el RM5260 a 133 y 150 MHz. El 29 de septiembre de 1997, se presentaron los nuevos RM5230 de 150 y 175 MHz, así como los RM5260 de 175 y 200 MHz.
Tanto el RM5230 como el RM5260 son derivados del R5000 y difieren en el tamaño de sus cachés primarios (16 KB cada uno en lugar de 32 KB), el ancho de sus interfaces de sistema (el RM5230 tiene un bus SysAD de 32 bits a 67 MHz, y el RM5260 un bus SysAD de 64 bits a 75 MHz), y la adición de instrucciones de multiplicación-suma y multiplicación de tres operandos para aplicaciones de procesamiento de señales digitales . Estos microprocesadores fueron fabricados por la Taiwan Semiconductor Manufacturing Company (TSMC) en su proceso de 0,35 μm con tres niveles de interconexión. Fueron empaquetados por Amkor Technology en sus paquetes Power-Quad 4, el RM5230 en una versión de 128 pines y el RM5260 en una versión de 208 pines.
A la familia RM52xx se le unió posteriormente el RM5270, que se anunció en la Conferencia de Sistemas Integrados el 29 de septiembre de 1997. Destinado a aplicaciones integradas de alta gama, el RM5270 estaba disponible a 150 y 200 MHz. Las mejoras fueron la adición de un controlador de caché secundario en chip que admitía hasta 2 MB de caché. El bus SysAD tiene 64 bits de ancho y puede funcionar a 100 MHz. Estaba empaquetado en un Super-BGA (SBGA) de 304 pines que era compatible con el RM7000 y se ofreció como una ruta de migración al RM7000.
El 20 de julio de 1998 se anunció la familia RM52x1, compuesta por los microprocesadores RM5231, RM5261 y RM5271. Estos microprocesadores eran derivados de los dispositivos correspondientes de la familia RM52x0, fabricados en un proceso de 0,25 μm con cuatro niveles de metal. El RM5231 estaba disponible inicialmente a 150, 200 y 250 MHz, mientras que el RM5261 y el RM5271 estaban disponibles a 250 y 266 MHz. El 6 de julio de 1999 se presentó un RM5271 de 300 MHz, con un precio de 140 dólares estadounidenses en cantidades de 10.000. El RM52x1 mejoraba la familia anterior con cachés primarios más grandes de 32 KB y un bus SysAD más rápido que admitía velocidades de reloj de hasta 125 MHz.
Después de que QED fuera adquirida por PMC-Sierra , las familias RM52xx y RM52x1 continuaron como productos de PMC-Sierra. PMC-Sierra presentó dos derivados del RM52x1, el RM5231A y el RM5261A, el 4 de abril de 2001. Estos microprocesadores fueron fabricados por TSMC en su proceso de 0,18 μm y se diferencian de los dispositivos anteriores por presentar velocidades de reloj más altas y menor consumo de energía. El RM5231A estaba disponible en velocidades de reloj de 250 a 350 MHz, y el RM5261A de 250 a 400 MHz.
El R5900 utilizado en la PlayStation 2 de Sony es una versión modificada de la CPU R5000 denominada Emotion Engine con una disposición personalizada de caché de datos e instrucciones y las extensiones multimedia SIMD de 107 vectores (MMI) patentadas por Sony. Su FPU personalizada no es compatible con IEEE 754 a diferencia de las FPU utilizadas por el R5000. También tiene un segundo núcleo MIPS que actúa como controlador de sincronización para coprocesadores vectoriales especializados, importantes para las matemáticas 3D que en ese momento se calculaban principalmente en la CPU.