El escaneo de límites es un método para probar interconexiones (líneas de cables) en placas de circuitos impresos o subbloques dentro de un circuito integrado . El escaneo de límites también se usa ampliamente como método de depuración para observar los estados de los pines de los circuitos integrados, medir el voltaje o analizar los subbloques dentro de un circuito integrado.
El Joint Test Action Group (JTAG) desarrolló una especificación para pruebas de escaneo de límites que se estandarizó en 1990 como IEEE Std. 1149.1-1990. En 1994, se agregó un suplemento que contiene una descripción del lenguaje de descripción de escaneo de límites (BSDL), que describe el contenido de la lógica de escaneo de límites de los dispositivos que cumplen con el IEEE Std 1149.1. Desde entonces, este estándar ha sido adoptado por empresas de dispositivos electrónicos de todo el mundo. El escaneo de límites ahora es en su mayoría sinónimo de JTAG. [1] [2]
La arquitectura de escaneo de límites proporciona un medio para probar interconexiones (incluidos grupos de lógica , memorias , etc.) sin usar sondas de prueba físicas ; esto implica la adición de al menos una celda de prueba que está conectada a cada pin del dispositivo y que puede anular selectivamente la funcionalidad de ese pin. Cada celda de prueba se puede programar a través de la cadena de escaneo JTAG para enviar una señal a un pin y, por lo tanto, a través de una traza individual en la placa; luego se puede leer la celda en el destino de la traza de la placa, verificando que la traza de la placa conecta correctamente los dos pines. Si la traza está en cortocircuito con otra señal o si la traza está abierta, el valor de señal correcto no aparece en el pin de destino, lo que indica una falla.
Para proporcionar la capacidad de escaneo de límites, los proveedores de circuitos integrados añaden lógica adicional a cada uno de sus dispositivos, incluidas celdas de escaneo para cada una de las trazas externas. Estas celdas se conectan entre sí para formar el registro de desplazamiento de escaneo de límites externo (BSR) y se combinan con el soporte del controlador del puerto de acceso de prueba (TAP) JTAG que comprende cuatro (o a veces más) pines adicionales más circuitos de control.
Algunos controladores TAP admiten cadenas de escaneo entre bloques de diseño lógico integrados en el chip, con instrucciones JTAG que operan en esas cadenas de escaneo internas en lugar de en el BSR. Esto permite probar esos componentes integrados como si fueran chips separados en una placa. Las soluciones de depuración integradas en el chip son grandes usuarias de dichas cadenas de escaneo internas.
Estos diseños forman parte de la mayoría de las bibliotecas Verilog o VHDL . Los gastos generales de esta lógica adicional son mínimos y, en general, valen la pena para permitir pruebas eficientes a nivel de placa.
Para el funcionamiento normal, las celdas de bloqueo de escaneo de límites agregadas se configuran de modo que no tengan efecto en el circuito y, por lo tanto, sean prácticamente invisibles. Sin embargo, cuando el circuito se configura en un modo de prueba, los bloqueos permiten que un flujo de datos se desplace de un bloqueo al siguiente. Una vez que se ha desplazado una palabra de datos completa al circuito bajo prueba, se puede bloquear en su lugar para que active señales externas. El desplazamiento de la palabra también suele devolver los valores de entrada de las señales configuradas como entradas.
Como las celdas se pueden utilizar para introducir datos en la placa, se pueden establecer condiciones de prueba. Los estados relevantes se pueden volver a introducir en el sistema de prueba mediante el reloj de la palabra de datos para que se pueda analizar.
Al adoptar esta técnica, es posible que un sistema de prueba obtenga acceso de prueba a una placa. Como la mayoría de las placas actuales están muy pobladas de componentes y pistas, es muy difícil que los sistemas de prueba accedan físicamente a las áreas relevantes de la placa para poder probarla. El escaneo de límites permite el acceso sin necesidad de sondas físicas.
En el diseño moderno de chips y placas, el diseño para pruebas es un tema importante, y un artefacto de diseño común es un conjunto de vectores de prueba de escaneo de límites, posiblemente entregados en formato de vector serial (SVF) o un formato de intercambio similar.
Los dispositivos se comunican con el mundo a través de un conjunto de pines de entrada y salida. Por sí solos, estos pines proporcionan una visibilidad limitada del funcionamiento del dispositivo. Sin embargo, los dispositivos que admiten el escaneo de límites contienen una celda de registro de desplazamiento para cada pin de señal del dispositivo. Estos registros están conectados en una ruta dedicada alrededor del límite del dispositivo (de ahí el nombre). La ruta crea una capacidad de acceso virtual que evita las entradas normales y proporciona control directo del dispositivo y visibilidad detallada en sus salidas. [3] El contenido del escaneo de límites suele ser descrito por el fabricante mediante un archivo BSDL específico de la pieza .
Entre otras cosas, un archivo BSDL describirá cada señal digital expuesta a través de un pin o una bola (según el encapsulado del chip) expuesta en el escaneo de límites, como parte de su definición del Registro de escaneo de límites (BSR). Una descripción para dos bolas podría verse así:
"541 (bc_1, *, control, 1)" y "542 (bc_1, GPIO51_ATACS1, salida3, X, 541, 1, Z)" y "543 (bc_1, GPIO51_ATACS1, entrada, X)" y "544 (bc_1, *, control, 1)" y "545 (bc_1, GPIO50_ATACS0, salida3, X, 544, 1, Z)" y "546 (bc_1, GPIO50_ATACS0, entrada, X)" y Esto muestra dos bolas en un chip de tamaño mediano (el escaneo de límites incluye alrededor de 620 líneas de este tipo, en un paquete BGA de 361 bolas ), cada una de las cuales tiene tres componentes en el BSR: un control que configura la bola (como entrada, salida, qué nivel de unidad, pullups, pulldowns, etc.); un tipo de señal de salida; y un tipo de señal de entrada.
Hay instrucciones JTAG para MUESTREAR los datos en ese registro de escaneo de límites, o PRECARGARLOS con valores.
Durante las pruebas, las señales de E/S entran y salen del chip a través de las celdas de escaneo de límites. Las pruebas implican una serie de vectores de prueba, cada uno de los cuales activa algunas señales y luego verifica que las respuestas sean las esperadas. Las celdas de escaneo de límites se pueden configurar para admitir pruebas externas de interconexión entre chips (instrucción EXTEST) o pruebas internas de lógica dentro del chip (instrucción INTEST).
Los sistemas de prueba JTAG comerciales de alta gama suelen permitir la importación de "listas de conexiones" de diseño de sistemas CAD/EDA más los modelos BSDL de dispositivos compatibles con escaneo de límites/JTAG para generar automáticamente aplicaciones de prueba. Los tipos de prueba más comunes incluyen:
Cuando se utilizan durante la fabricación, estos sistemas también admiten aplicaciones no de prueba pero afiliadas, como la programación dentro del sistema de varios tipos de memoria flash: NOR, NAND y serial (I2C o SPI).
Los profesionales de pruebas de placas utilizan estos sistemas comerciales y, a menudo, cuestan varios miles de dólares por un sistema completo. Pueden incluir opciones de diagnóstico para localizar con precisión fallas, como circuitos abiertos y cortocircuitos, y también pueden ofrecer visualizadores esquemáticos o de diseño para representar la falla de manera gráfica. Las pruebas desarrolladas con estas herramientas se combinan con frecuencia con otros sistemas de prueba, como comprobadores en circuito (ICT) o sistemas de prueba de placas funcionales.
La arquitectura de escaneo de límites también proporciona una funcionalidad que ayuda a los desarrolladores e ingenieros durante las etapas de desarrollo de un sistema integrado . Un puerto de acceso de prueba (TAP) JTAG se puede convertir en un analizador lógico de baja velocidad .
James B. Angell de la Universidad de Stanford propuso pruebas en serie. [4]
IBM desarrolló un diseño de escaneo sensible al nivel (LSSD). [5] [6]