El z10 es un chip de microprocesador fabricado por IBM para sus computadoras centrales System z10 , lanzado el 26 de febrero de 2008. [1] Se llamó "z6" durante el desarrollo. [2]
El procesador implementa la arquitectura CISC z/ y tiene cuatro núcleos . Cada núcleo tiene un caché de instrucciones L1 de 64 KB , un caché de datos L1 de 128 KB y un caché L2 de 3 MB (llamado caché L1.5 por IBM). Finalmente, hay una caché L3 compartida de 24 MB (denominada caché L2 por IBM).
El chip mide 21,7×20,0 mm y consta de 993 millones de transistores fabricados en el proceso de fabricación SOI de 65 nm de IBM (CMOS 11S), que admiten velocidades de 4,4 GHz y superiores (más del doble de la velocidad de reloj que los mainframes anteriores ) con un ciclo de 15 FO4 .
Cada chip z10 tiene dos puertos concentradores SMP de 48 GB /s (48 mil millones de bytes por segundo), cuatro puertos de memoria de 13 GB/s, dos puertos de E/S de 17 GB/s y 8765 contactos.
El procesador z10 fue desarrollado conjuntamente y comparte muchas características de diseño con el procesador POWER6 , como tecnología de fabricación, diseño lógico, unidad de ejecución , unidades de punto flotante, tecnología de bus ( bus GX ) y estilo de diseño de tuberías , es decir, una alta frecuencia. , baja latencia, profunda (14 etapas en el z10), canalización en orden.
Sin embargo, los procesadores son bastante diferentes en otros aspectos, como la jerarquía y coherencia de la caché , la topología y el protocolo SMP y la organización del chip. Las diferentes ISA dan como resultado núcleos muy diferentes: hay 894 instrucciones z10 únicas, el 75 % de las cuales se implementan completamente en hardware. La z/Architecture es una arquitectura CISC , compatible con la arquitectura IBM System/360 de la década de 1960.
Las adiciones a la arquitectura z/del procesador z9 EC anterior incluyen:
Se enfatiza la detección y recuperación de errores, con código de corrección de errores (ECC) en cachés y buffers L2 y L3, y una extensa verificación de paridad en otros lugares; En total, más de 20.000 verificadores de errores en el chip. El estado del procesador se almacena en un búfer de manera que permite un reintento preciso del núcleo para casi todos los errores de hardware.
Aunque el procesador z10 tiene funciones integradas para multiprocesamiento simétrico (SMP), hay un chip complementario dedicado llamado SMP Hub Chip o Storage Control (SC) que agrega 24 MB de caché L3 externa y le permite comunicarse con otros z10. Procesadores y Hub Chips a 48 GB/s. El Hub Chip consta de 1.600 millones de transistores y mide 20,8×21,4 mm, con 7984 interconexiones. El diseño permite que cada procesador comparta caché entre dos Hub Chips, para un total potencial de 48 MB de caché L3 compartida.
En System z10 Enterprise Class (EC), los procesadores z10 y los chips de control de almacenamiento (SC) están montados en módulos de múltiples chips (MCM). Cada sistema z10 EC puede tener hasta cuatro MCM. Un MCM consta de cinco procesadores z10 y dos chips SC, con un total de siete chips por MCM. Debido a la redundancia, problemas de fabricación y otras características operativas, no todos los núcleos están disponibles para el cliente. El System z10 EC modelos E12, E26, E40 y E56, los MCM tienen 17 núcleos disponibles (uno, dos, tres y cuatro MCM respectivamente), y el modelo E64 tiene un MCM con 17 núcleos y tres con 20 núcleos.