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Hexágono de Qualcomm

Hexagon es la marca de una familia de procesadores de señales digitales (DSP) y, posteriormente, de unidades de procesamiento neuronal (NPU) de Qualcomm . [2] Hexagon también se conoce como QDSP6, que significa “procesador de señales digitales de sexta generación”. Según Qualcomm, la arquitectura Hexagon está diseñada para ofrecer rendimiento con bajo consumo en una variedad de aplicaciones. [3] [4]

Cada versión de Hexagon tiene un conjunto de instrucciones y una microarquitectura. Estas dos características están íntimamente relacionadas.

El hexágono se utiliza en chips Qualcomm Snapdragon , por ejemplo en teléfonos inteligentes, automóviles, dispositivos portátiles y otros dispositivos móviles y también se utiliza en componentes de redes de telefonía celular.

Arquitectura del conjunto de instrucciones

Los dispositivos informáticos tienen conjuntos de instrucciones, que son sus lenguajes más básicos y primitivos. Las instrucciones más comunes son aquellas que hacen que se sumen, multipliquen o combinen dos números de otras formas, así como las instrucciones que indican al procesador dónde buscar en la memoria la siguiente instrucción. Existen muchos otros tipos de instrucciones.

Ensambladores y compiladores que traducen programas informáticos en secuencias de instrucciones (secuencias de bits) que el dispositivo puede comprender y llevar a cabo (ejecutar). A medida que se ejecuta una secuencia de instrucciones, la integridad del funcionamiento del sistema se ve respaldada por el uso de niveles de privilegio de instrucciones. Las instrucciones privilegiadas tienen acceso a más recursos del dispositivo, incluida la memoria. Hexagon admite niveles de privilegio.

Originalmente, las instrucciones Hexagon operaban con números enteros pero no con números de punto flotante, [5] pero en la v5 se agregó soporte para punto flotante. [6]

La unidad de procesamiento que maneja la ejecución de instrucciones es capaz de enviar en orden hasta 4 instrucciones (el paquete) a 4 unidades de ejecución cada reloj. [7] [8]

Microarquitectura

La microarquitectura es la estructura física de un chip o de un componente de chip que permite que un dispositivo ejecute las instrucciones. Un conjunto de instrucciones determinado puede implementarse mediante una variedad de microarquitecturas. Los buses (canales de transferencia de datos) de los dispositivos Hexagon tienen 32 bits de ancho. Es decir, se pueden mover 32 bits de datos de una parte del chip a otra en un solo paso. La microarquitectura de Hexagon es multiproceso, [4] lo que significa que puede procesar simultáneamente más de un flujo de instrucciones, lo que mejora la velocidad de procesamiento de datos. Hexagon admite palabras de instrucción muy largas, [9] [10] que son agrupaciones de cuatro instrucciones que se pueden ejecutar "en paralelo". La ejecución en paralelo significa que se pueden ejecutar múltiples instrucciones simultáneamente sin que una instrucción tenga que completarse antes de que comience la siguiente. La microarquitectura de Hexagon admite una sola instrucción, operaciones de múltiples datos, [11] lo que significa que cuando un dispositivo Hexagon recibe una instrucción, puede llevar a cabo la operación en más de una pieza de datos al mismo tiempo.

Según una estimación de 2012, Qualcomm envió 1.200 millones de núcleos DSP dentro de su sistema en un chip (SoC) (un promedio de 2,3 núcleos DSP por SoC) en 2011, y se planearon 1.500 millones de núcleos para 2012, lo que convierte a QDSP6 en la arquitectura de DSP más enviada [12] ( CEVA envió alrededor de mil millones de núcleos DSP en 2011 con el 90% del mercado de DSP con licencia IP [13] ).

La arquitectura Hexagon está diseñada para ofrecer rendimiento con bajo consumo de energía en una variedad de aplicaciones. Tiene características como multiprocesamiento asistido por hardware , niveles de privilegios, palabra de instrucción muy larga (VLIW) , instrucción única, múltiples datos (SIMD) , [14] [15] e instrucciones orientadas al procesamiento eficiente de señales. El multiprocesamiento de hardware se implementa como multiprocesamiento temporal de barril : los subprocesos se cambian en forma de round-robin en cada ciclo, por lo que el núcleo físico de 600 MHz se presenta como tres núcleos lógicos de 200 MHz antes de V5. [16] [17] Hexagon V5 cambió a multiprocesamiento dinámico (DMT) con cambio de subproceso en fallas de L2, espera de interrupción o en instrucciones especiales. [17] [18]

En Hot Chips 2013, Qualcomm anunció los detalles de su DSP Hexagon 680. Qualcomm anunció Hexagon Vector Extensions (HVX). HVX está diseñado para permitir que se procesen cargas de trabajo computacionales significativas para imágenes avanzadas y visión por computadora en el DSP en lugar de la CPU. [19] En marzo de 2015, Qualcomm anunció su Snapdragon Neural Processing Engine SDK que permite la aceleración de IA utilizando la CPU, la GPU y Hexagon DSP. [20]

El Snapdragon 855 de Qualcomm contiene su motor de IA en el dispositivo de cuarta generación, que incluye el DSP Hexagon 690 y el Hexagon Tensor Accelerator (HTA) para la aceleración de la IA . [21] El Snapdragon 865 contiene el motor de IA en el dispositivo de quinta generación basado en el DSP Hexagon 698 capaz de 15 billones de operaciones por segundo (TOPS). [22] El Snapdragon 888 contiene el motor de IA en el dispositivo de sexta generación basado en el DSP Hexagon 780 capaz de 26 TOPS. [23] El Snapdragon 8 contiene el motor de IA en el dispositivo de séptima generación basado en el DSP Hexagon capaz de 52 TOPS y hasta 104 TOPS en algunos casos. [24]

Soporte de software

Sistemas operativos

El puerto de Linux para Hexagon se ejecuta bajo una capa de hipervisor ("Hexagon Virtual Machine" [25] ) y se fusionó con la versión 3.2 del kernel . [26] [27] El hipervisor original es de código cerrado y en abril de 2013 Qualcomm lanzó una implementación mínima de hipervisor de código abierto para QDSP6 V2 y V3, "Hexagon MiniVM", bajo una licencia de estilo BSD . [28] [29]

Compiladores

Tony Linthicum agregó soporte para Hexagon en la versión 3.1 de LLVM . [30] El soporte para Hexagon/HVX V66 ISA se agregó en la versión 8.0.0 de LLVM . [31] También existe una rama de GCC y binutils no mantenida por la FSF . [32]

Adopción del bloque SIP

Los DSP Qualcomm Hexagon han estado disponibles en los SoC Qualcomm Snapdragon desde 2006. [33] [34] En Snapdragon S4 (MSM8960 y posteriores) hay tres núcleos QDSP, dos en el subsistema de módem y un núcleo Hexagon en el subsistema multimedia. Los núcleos de módem son programados únicamente por Qualcomm, y el usuario solo puede programar el núcleo multimedia.

También se utilizan en algunos procesadores femtoceldas de Qualcomm, incluidos FSM98xx, FSM99xx y FSM90xx. [35]

Integración de terceros

En marzo de 2016, se anunció que el software de procesamiento de audio AudioSmart de la empresa de semiconductores Conexant se estaba integrando en Hexagon de Qualcomm. [36]

En mayo de 2018, wolfSSL agregó compatibilidad con el uso de Qualcomm Hexagon. [37] Esto es compatibilidad con la ejecución de operaciones criptográficas de wolfSSL en el DSP. Además del uso de operaciones criptográficas, más tarde se agregó una biblioteca especializada de gestión de carga de operaciones.

Versiones

Hay seis versiones de la arquitectura QDSP6 lanzadas: V1 (2006), V2 (2007-2008), V3 (2009), V4 (2010-2011), QDSP6 V5 (2013, en Snapdragon 800 [38] ); y QDSP6 V6 (2016, en Snapdragon 820). [34] V4 tiene 20 DMIPS por milivatio, operando a 500 MHz. [33] [34] La velocidad de reloj de Hexagon varía entre 400 y 2000 MHz para QDSP6 y entre 256 y 350 MHz para la generación anterior de la arquitectura, la QDSP5. [39]

Disponibilidad en productos Snapdragon

En los SoC Qualcomm modernos se utilizan tanto núcleos Hexagon (QDSP6) como pre-Hexagon (QDSP5), siendo los QDSP5 los más utilizados en productos de gama baja. Los QDSP de módem (a menudo pre-Hexagon) no se muestran en la tabla.

Uso de QDSP5:

Uso de QDSP6 (Hexagon):

Códec de hardware compatible

Los diferentes códecs de vídeo compatibles con los SoC Snapdragon.

D - decodificar; E - codificar

FHD = Full HD = 1080p = 1920x1080px

HD = 720p que puede ser 1366x768px o 1280x720px

Serie Snapdragon 200

Los diferentes códecs de vídeo compatibles con la serie Snapdragon 200.

Serie Snapdragon 400

Los diferentes codecs de vídeo compatibles con la serie Snapdragon 400.

Serie Snapdragon 600

Los diferentes codecs de vídeo compatibles con la serie Snapdragon 600.

Serie Snapdragon 700

Los diferentes códecs de vídeo compatibles con la serie Snapdragon 700.

Serie Snapdragon 800

Los diferentes codecs de vídeo compatibles con la serie Snapdragon 800.

Ejemplo de código

Este es un paquete de instrucciones único del bucle interno de una FFT : [8] [18]

{ R17:16 = MEMD(R0++M1) MEMD(R6++M1) = R25:24 R20 = CMPY(R20, R8):<<1:rnd:sat R11:10 = VADDH(R11:10, R13:12)}:fin del bucle0

Qualcomm afirma que este paquete equivale a 29 operaciones RISC clásicas; incluye suma vectorial (4 x 16 bits), operación de multiplicación compleja y compatibilidad con bucles de hardware. Todas las instrucciones del paquete se realizan en el mismo ciclo.

Véase también

Referencias

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Enlaces externos