GNU Compiler Collection 9 admite GCN 3 y GCN 5 desde 2019 [6] para programas independientes de un solo subproceso, y GCC 10 también descarga a través de OpenMP y OpenACC . [7]
En noviembre de 2015, AMD anunció su Iniciativa Boltzmann, que tiene como objetivo permitir la migración de aplicaciones basadas en CUDA a un modelo de programación C++ común . [8]
En el evento Super Computing 15, AMD exhibió un compilador de cómputo heterogéneo (HCC), un controlador Linux sin cabeza y una infraestructura de tiempo de ejecución HSA para computación de alto rendimiento de clase clúster, y una herramienta de interfaz de cómputo heterogéneo para portabilidad (HIP) para portar aplicaciones CUDA al modelo C++ común mencionado anteriormente.
Microarquitecturas
A julio de 2017, el conjunto de instrucciones Graphics Core Next ha experimentado cinco iteraciones. Las diferencias entre las primeras cuatro generaciones son bastante mínimas, pero la arquitectura GCN de quinta generación presenta procesadores de flujo muy modificados para mejorar el rendimiento y admitir el procesamiento simultáneo de dos números de menor precisión en lugar de un solo número de mayor precisión. [9]
Procesamiento de comandos
Procesamiento de comandos GCN: cada motor de cómputo asíncrono (ACE) puede analizar los comandos entrantes y enviar trabajo a las unidades de cómputo (CU). Cada ACE puede gestionar hasta 8 colas independientes. Los ACE pueden funcionar en paralelo con el procesador de comandos de gráficos y dos motores DMA. El procesador de comandos de gráficos gestiona las colas de gráficos, los ACE gestionan las colas de cómputo y los motores DMA gestionan las colas de copia. Cada cola puede enviar elementos de trabajo sin esperar a que se completen otras tareas, lo que permite intercalar secuencias de comandos independientes en el sombreador de la GPU.
Procesador de comandos gráficos
El procesador de comandos gráficos (GCP) es una unidad funcional de la microarquitectura GCN. Entre otras tareas, es responsable del manejo de sombreadores asincrónicos . [10]
Motor de cómputo asincrónico
El motor de cómputo asíncrono (ACE) es un bloque funcional distinto que sirve para propósitos computacionales, cuyo propósito es similar al del procesador de comandos gráficos. [ ambiguo ]
Programadores
Desde la tercera iteración de GCN, el hardware contiene dos programadores : uno para programar "frentes de onda" durante la ejecución del sombreador (el Programador de CU o Programador de Unidades de Cómputo) y el otro para programar la ejecución de las colas de dibujo y cálculo. Este último mejora el rendimiento al ejecutar operaciones de cálculo cuando las unidades de cálculo (CU) están subutilizadas debido a comandos gráficos limitados por la velocidad de canalización de funciones fijas o el ancho de banda. Esta funcionalidad se conoce como Cómputo asincrónico.
Para un sombreador determinado, los controladores de la GPU también pueden programar instrucciones en la CPU para minimizar la latencia.
Procesador geométrico
Procesador de geometría
El procesador de geometría contiene un ensamblador de geometría, un teselado y un ensamblador de vértices.
Una unidad de cómputo (CU) combina 64 procesadores de sombreado con 4 unidades de mapeo de textura (TMU). [12] [13] Las unidades de cómputo están separadas de las unidades de salida de renderizado (ROP) , pero se incorporan a ellas . [13] Cada unidad de cómputo consta de lo siguiente:
un programador de CU
una unidad de mensajes y sucursales
4 unidades vectoriales SIMD de 16 carriles de ancho (SIMD-VU)
Cuatro unidades de cómputo están conectadas entre sí para compartir una caché de instrucciones L1 de 16 KiB y una caché de datos L1 de 32 KiB, ambas de solo lectura. Una SIMD-VU opera con 16 elementos a la vez (por ciclo), mientras que una SU puede operar con uno a la vez (uno/ciclo). Además, la SU maneja algunas otras operaciones, como la ramificación. [15]
Cada SIMD-VU tiene una memoria privada donde almacena sus registros. Hay dos tipos de registros: registros escalares (S0, S1, etc.), que contienen números de 4 bytes cada uno, y registros vectoriales (V0, V1, etc.), que representan cada uno un conjunto de 64 números de 4 bytes. En los registros vectoriales, cada operación se realiza en paralelo sobre los 64 números, que corresponden a 64 entradas. Por ejemplo, puede funcionar en 64 píxeles diferentes a la vez (para cada uno de ellos, las entradas son ligeramente diferentes y, por lo tanto, se obtiene un color ligeramente diferente al final).
Cada SIMD-VU tiene espacio para 512 registros escalares y 256 registros vectoriales.
AMD ha afirmado que cada unidad de cómputo (CU) GCN tiene 64 KiB de Local Data Share (LDS). [16]
Programador de CU
El programador de la CU es el bloque funcional de hardware que elige qué frentes de onda ejecuta la SIMD-VU. Selecciona una SIMD-VU por ciclo para la programación. No debe confundirse con otros programadores de hardware o software.
Frente de onda
Un shader es un pequeño programa escrito en GLSL que realiza el procesamiento de gráficos, y un kernel es un pequeño programa escrito en OpenCL que realiza el procesamiento GPGPU. Estos procesos no necesitan tantos registros, pero sí necesitan cargar datos desde la memoria del sistema o de la gráfica. Esta operación conlleva una latencia significativa. AMD y Nvidia eligieron enfoques similares para ocultar esta latencia inevitable: la agrupación de múltiples subprocesos . AMD llama a este grupo "frente de onda", mientras que Nvidia lo llama "deformación". Un grupo de subprocesos es la unidad más básica de programación de las GPU que implementan este enfoque para ocultar la latencia. Es el tamaño mínimo de los datos procesados en modo SIMD, la unidad de código ejecutable más pequeña y la forma de procesar una sola instrucción sobre todos los subprocesos que la componen al mismo tiempo.
En todas las GPU GCN, un "frente de onda" consta de 64 subprocesos, y en todas las GPU Nvidia, una "deformación" consta de 32 subprocesos.
La solución de AMD es atribuir múltiples frentes de onda a cada SIMD-VU. El hardware distribuye los registros a los diferentes frentes de onda y, cuando un frente de onda espera algún resultado que se encuentra en la memoria, el programador de la CU asigna a la SIMD-VU otro frente de onda. Los frentes de onda se atribuyen por SIMD-VU. Las SIMD-VU no intercambian frentes de onda. Se puede atribuir un máximo de 10 frentes de onda por SIMD-VU (es decir, 40 por CU).
AMD CodeXL muestra tablas con la relación entre el número de SGPR y VGPR con el número de frentes de onda, pero esencialmente, para SGPRS es entre 104 y 512 por número de frentes de onda, y para VGPRS es 256 por número de frentes de onda.
Tenga en cuenta que, en relación con las instrucciones SSE , este concepto del nivel más básico de paralelismo se suele denominar "ancho de vector". El ancho de vector se caracteriza por la cantidad total de bits que contiene.
La versión inicial del VCE agregó soporte para codificar cuadros I y P H.264 en el formato de píxeles YUV420 , junto con la codificación temporal SVE y el modo de codificación de visualización, mientras que la segunda versión agregó soporte de cuadros B para cuadros I YUV420 y YUV444.
VCE 3.0 formó parte de la tercera generación de GCN, agregando escala de video de alta calidad y el códec HEVC (H.265).
VCE 4.0 fue parte de la arquitectura Vega y posteriormente fue reemplazado por Video Core Next .
Audio verdadero
Memoria virtual unificada
En una vista previa en 2011, AnandTech escribió sobre la memoria virtual unificada, compatible con Graphics Core Next. [18]
Arquitectura clásica de computadora de escritorio con una tarjeta gráfica distinta sobre PCI Express . La CPU y la GPU tienen su memoria física distinta, con diferentes espacios de direcciones. Todos los datos deben copiarse a través del bus PCIe. Nota: el diagrama muestra los anchos de banda, pero no la latencia de la memoria .
GCN admite la "memoria virtual unificada", lo que permite la copia cero ; en lugar de los datos, solo se copian, "transfieren", los punteros . Esta es una característica fundamental de HSA .
Las soluciones gráficas integradas (y las APU de AMD con gráficos TeraScale ) sufren las consecuencias de la memoria principal particionada : una parte de la memoria del sistema se asigna exclusivamente a la GPU. No es posible realizar copias cero, los datos deben copiarse (a través del bus de memoria del sistema) de una partición a otra.
Las APU AMD con gráficos GCN se benefician de la memoria principal unificada, lo que conserva el escaso ancho de banda. [19]
Arquitectura de sistemas heterogéneos (HSA)
GCN incluye bloques de funciones de propósito especial para ser utilizados por HSA. El soporte para estos bloques de funciones está disponible a través de amdkfd desde el kernel de Linux 3.19. [20]
Algunas de las características específicas de HSA implementadas en el hardware necesitan soporte del núcleo del sistema operativo (sus subsistemas) y/o de controladores de dispositivos específicos. Por ejemplo, en julio de 2014, AMD publicó un conjunto de 83 parches que se fusionarían en la línea principal del núcleo Linux 3.17 para brindar soporte a sus tarjetas gráficas Radeon basadas en Graphics Core Next . El denominado controlador del núcleo HSA reside en el directorio /drivers/gpu/hsa , mientras que los controladores de dispositivos gráficos DRM residen en /drivers/gpu/drm [21] y amplían los controladores DRM ya existentes para tarjetas Radeon. [22] Esta primera implementación se centra en una única APU "Kaveri" y funciona junto con el controlador de gráficos del núcleo Radeon (kgd) existente.
Compresión de color delta sin pérdida
Programadores de hardware
Los programadores de hardware se utilizan para realizar la programación [23] y descargar la asignación de colas de cómputo a las ACE del controlador al hardware, almacenando en búfer estas colas hasta que haya al menos una cola vacía en al menos una ACE. Esto hace que el HWS asigne inmediatamente colas almacenadas en búfer a las ACE hasta que todas las colas estén llenas o no haya más colas para asignar de forma segura. [24]
Parte del trabajo de programación realizado incluye colas priorizadas que permiten que las tareas críticas se ejecuten con una prioridad más alta que otras tareas sin requerir que las tareas de menor prioridad se interrumpan para ejecutar la tarea de alta prioridad, lo que permite que las tareas se ejecuten simultáneamente con las tareas de alta prioridad programadas para acaparar la GPU tanto como sea posible mientras se permite que otras tareas usen los recursos que las tareas de alta prioridad no están usando. [23] Estos son esencialmente motores de cómputo asíncronos que carecen de controladores de despacho. [23] Se introdujeron por primera vez en la microarquitectura GCN de cuarta generación, [23] pero estaban presentes en la microarquitectura GCN de tercera generación para fines de prueba interna. [25] Una actualización del controlador ha habilitado los programadores de hardware en las partes GCN de tercera generación para uso en producción. [23]
Acelerador de descarte primitivo
Esta unidad descarta los triángulos degenerados antes de que entren en el sombreador de vértices y los triángulos que no cubren ningún fragmento antes de que entren en el sombreador de fragmentos. [26] Esta unidad se introdujo con la microarquitectura GCN de cuarta generación. [26]
Existen motores de cómputo asincrónicos que controlan el cálculo y el despacho. [15] [30]
Potencia ZeroCore
ZeroCore Power es una tecnología de ahorro de energía en situaciones de inactividad prolongada que apaga las unidades funcionales de la GPU cuando no están en uso. [31] La tecnología AMD ZeroCore Power complementa a AMD PowerTune .
Papas fritas
GPU discretas (familia de las Islas del Sur):
Hainan
Öland
Cabo Verde
Islas Pitcairn
Tahití
Núcleo gráfico Next 2
AMD PowerTune "Bonaire"Imagen de la GPU Hawaii utilizada en las tarjetas gráficas Radeon R9 290
La segunda generación de GCN introdujo una entidad llamada "Shader Engine" (SE). Un Shader Engine comprende un procesador de geometría, hasta 44 CU (chip Hawaii), rasterizadores, ROP y caché L1. No forman parte de un Shader Engine el procesador de comandos gráficos, las 8 ACE, los controladores de memoria y caché L2, así como los aceleradores de audio y video, los controladores de pantalla, los 2 controladores DMA y la interfaz PCIe .
El A10-7850K "Kaveri" contiene 8 CU (unidades de cómputo) y 8 motores de cómputo asíncronos para programación independiente y despacho de elementos de trabajo. [32]
En la Cumbre de desarrolladores de AMD (APU) de noviembre de 2013, Michael Mantor presentó la Radeon R9 290X . [33]
Papas fritas
GPU discretas (familia Sea Islands):
Bonaire
Hawai
Integrado en APU:
Temash
Cabaña
Liverpool (es decir, la APU que se encuentra en la PlayStation 4)
Durango (es decir, la APU que se encuentra en Xbox One y Xbox One S)
Kaveri
Godavari
Mullins
Beema
Carrizo-L
Núcleo gráfico Next 3
Imagen de la GPU Fiji utilizada en las tarjetas gráficas Radeon R9 Nano
La tercera generación de GCN [34] se introdujo en 2014 con las Radeon R9 285 y R9 M295X, que tienen la GPU "Tonga". Presenta un rendimiento de teselación mejorado, compresión de color delta sin pérdida para reducir el uso del ancho de banda de memoria, un conjunto de instrucciones actualizado y más eficiente, un nuevo escalador de alta calidad para video, codificación HEVC (VCE 3.0) y decodificación HEVC (UVD 6.0), y un nuevo motor multimedia (codificador/decodificador de video). La compresión de color delta es compatible con Mesa. [35] Sin embargo, su rendimiento de doble precisión es peor en comparación con la generación anterior. [36]
Papas fritas
GPU discretas:
Tonga (familia de islas volcánicas), viene con UVD 5.0 (decodificador de video unificado)
Imagen de la GPU Polaris 11 utilizada en las tarjetas gráficas Radeon RX 460Imagen de la GPU Polaris 10 utilizada en las tarjetas gráficas Radeon RX 470
Las GPU de la familia Arctic Islands se introdujeron en el segundo trimestre de 2016 con la serie AMD Radeon 400. El motor 3D (es decir, GCA (Graphics and Compute array) o GFX) es idéntico al que se encuentra en los chips Tonga. [38] Pero Polaris presenta un motor de controlador de pantalla más nuevo, la versión 6.3 de UVD, etc.
Todos los chips basados en Polaris, excepto el Polaris 30, se producen en el proceso FinFET de 14 nm , desarrollado por Samsung Electronics y licenciado a GlobalFoundries . [39] El Polaris 30, ligeramente más nuevo y actualizado, está construido sobre el nodo de proceso LP FinFET de 12 nm, desarrollado por Samsung y GlobalFoundries. La arquitectura del conjunto de instrucciones GCN de cuarta generación es compatible con la tercera generación. Es una optimización para el proceso FinFET de 14 nm que permite velocidades de reloj de GPU más altas que con la tercera generación GCN. [40] Las mejoras arquitectónicas incluyen nuevos programadores de hardware, un nuevo acelerador de descarte primitivo, un nuevo controlador de pantalla y un UVD actualizado que puede decodificar HEVC a resoluciones de 4K a 60 cuadros por segundo con 10 bits por canal de color.
Papas fritas
GPU discretas: [41]
Polaris 10 (también con nombre en código Ellesmere ) se encuentra en las tarjetas gráficas de marca "Radeon RX 470" y "Radeon RX 480"
Polaris 11 (también con nombre en código Baffin ) se encuentra en las tarjetas gráficas de marca "Radeon RX 460" (también Radeon RX 560 D )
Polaris 12 (también con nombre en código Lexa) se encuentra en las tarjetas gráficas de marca "Radeon RX 550" y "Radeon RX 540"
Polaris 20, que es una versión actualizada ( proceso LPP Samsung / GloFo FinFET de 14 nm ) de Polaris 10 con frecuencias más altas, utilizada para tarjetas gráficas de marca "Radeon RX 570" y "Radeon RX 580" [42]
Polaris 21, que es una versión actualizada (proceso LPP Samsung/GloFo FinFET de 14 nm) de Polaris 11, utilizada para tarjetas gráficas de la marca "Radeon RX 560"
Polaris 22, presente en tarjetas gráficas de marca "Radeon RX Vega M GH" y "Radeon RX Vega M GL" (como parte de Kaby Lake-G )
Polaris 23, que es una versión actualizada (proceso LPP Samsung/GloFo FinFET de 14 nm) de Polaris 12, utilizada para tarjetas gráficas de marca "Radeon Pro WX 3200" y "Radeon RX 540X" (también Radeon RX 640) [43]
Polaris 30, que es una versión actualizada (proceso LP GloFo FinFET de 12 nm) de Polaris 20 con frecuencias más altas, utilizada para tarjetas gráficas de la marca "Radeon RX 590" [44]
Además de las GPU dedicadas, Polaris se utiliza en las APU de PlayStation 4 Pro y Xbox One X, denominadas "Neo" y "Scorpio", respectivamente.
Rendimiento de precisión
El rendimiento FP64 de todas las GPU GCN de cuarta generación es 1/16 del rendimiento FP32 .
Núcleo gráfico Next 5
Imagen de la GPU Vega 10 utilizada en las tarjetas gráficas Radeon RX Vega 64
AMD comenzó a publicar detalles de su próxima generación de arquitectura GCN, denominada "Unidad de cómputo de próxima generación", en enero de 2017. [40] [45] [46] Se esperaba que el nuevo diseño aumentara las instrucciones por reloj , velocidades de reloj más altas , soporte para HBM2 , un espacio de direcciones de memoria más grande . Los chipsets de gráficos discretos también incluyen "HBCC (controlador de caché de alto ancho de banda)", pero no cuando se integran en APU. [47] Además, se esperaba que los nuevos chips incluyeran mejoras en las unidades de salida de rasterización y renderizado . Los procesadores de flujo se modificaron en gran medida con respecto a las generaciones anteriores para admitir la tecnología Rapid Pack Math de matemática empaquetada para números de 8 bits, 16 bits y 32 bits. Con esto, existe una ventaja de rendimiento significativa cuando se acepta una precisión menor (por ejemplo: procesar dos números de media precisión a la misma velocidad que un solo número de precisión simple ).
Nvidia introdujo la rasterización y el binning basados en mosaicos con Maxwell [ 48] y esta fue una de las razones principales para el aumento de la eficiencia de Maxwell. En enero, AnandTech asumió que Vega finalmente alcanzaría a Nvidia en cuanto a optimizaciones de eficiencia energética debido al nuevo "DSBR (Draw Stream Binning Rasterizer)" que se introduciría con Vega. [49]
También agregó soporte para una nueva etapa de sombreado : sombreadores primitivos. [50] [51] Los sombreadores primitivos brindan un procesamiento de geometría más flexible y reemplazan los sombreadores de vértices y geometría en una secuencia de renderizado. A partir de diciembre de 2018, los sombreadores primitivos no se pueden usar porque aún no se han realizado los cambios necesarios en la API. [52]
Raven Ridge [58] viene con VCN 1, que reemplaza a VCE y UVD y permite una decodificación VP9 con función fija completa.
Picasso
Renoir
Cézanne
Rendimiento de precisión
El rendimiento de punto flotante de doble precisión (FP64) de todas las GPU GCN de quinta generación, excepto Vega 20, es un dieciseisavo del rendimiento de FP32. Para Vega 20 con Radeon Instinct, esto es la mitad del rendimiento de FP32. Para Vega 20 con Radeon VII, esto es una cuarta parte del rendimiento de FP32. [59] Todas las GPU GCN de quinta generación admiten cálculos de punto flotante de media precisión (FP16), que es el doble del rendimiento de FP32.
Comparación de GPU GCN
La tabla contiene solo GPU discretas (incluidas las móviles). No se incluyen las APU (IGP) ni los SoC de consola.
1 No se incluyen los nombres de código antiguos, como Treasure (Lexa) o Hawaii Refresh (Ellesmere). 2 Fecha de lanzamiento inicial. No se incluyen las fechas de lanzamiento de chips variantes, como Polaris 20 (abril de 2017).
Sitio web oficial de Graphics Core Next (GCN) de AMD.com
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^ "Especificaciones de la GPU AMD Vega 10". TechPowerUp . Consultado el 21 de noviembre de 2022 .
^ "Especificaciones de la GPU AMD Vega 12". TechPowerUp . Consultado el 21 de noviembre de 2022 .
^ "Especificaciones de la GPU AMD Vega 20". TechPowerUp . Consultado el 21 de noviembre de 2022 .
Arquitectura clásica de computadora de escritorio con una tarjeta gráfica distinta sobre PCI Express . La CPU y la GPU tienen su memoria física distinta, con diferentes espacios de direcciones. Todos los datos deben copiarse a través del bus PCIe. Nota: el diagrama muestra los anchos de banda, pero no la latencia de la memoria .
![Las APU AMD con gráficos GCN se benefician de la memoria principal unificada, lo que conserva el escaso ancho de banda.[19]](http://upload.wikimedia.org/wikipedia/commons/thumb/e/e2/HSA-enabled_integrated_graphics.svg/1280px-HSA-enabled_integrated_graphics.svg.png)
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