En electrónica digital , un fan-out de 4 es una medida de tiempo utilizada en tecnologías CMOS digitales : el retardo de puerta de un componente con un fan-out de 4.
Abanico de salida = C carga / C entrada , donde
Como medida de retardo, un FO4 es el retardo de un inversor , impulsado por un inversor 4 veces más pequeño que él mismo y que impulsa un inversor 4 veces más grande que él mismo. Ambas condiciones son necesarias ya que el tiempo de subida/bajada de la señal de entrada afecta el retardo, así como la carga de salida.
Generalmente, se utiliza FO4 como una métrica de retardo porque este tipo de carga se observa generalmente en el caso de buffers cónicos que impulsan cargas grandes y aproximadamente en cualquier compuerta lógica de una ruta lógica dimensionada para un retardo mínimo. Además, para la mayoría de las tecnologías, el abanico de salida óptimo para dichos buffers generalmente varía de 2,7 a 5,3. [1]
Un ventilador de cada 4 es la respuesta al problema canónico que se plantea de la siguiente manera: Dado un inversor de tamaño fijo, pequeño en comparación con una carga grande fija, minimice el retraso en el accionamiento de la carga grande. Después de algunos cálculos, se puede demostrar que el retraso mínimo se logra cuando la carga es accionada por una cadena de N inversores, cada inversor sucesivo ~4 veces más grande que el anterior; N ~ log 4 (C carga /C entrada ) [ cita requerida ] .
En ausencia de capacitancias parásitas (capacitancia de difusión de drenaje y capacitancia del cable), el resultado es "un abanico de e" (ahora N ~ ln(C carga /C entrada ).
Si la carga en sí no es grande, entonces no tiene sentido utilizar un ventilador de 4 etapas lógicas en etapas lógicas sucesivas. En estos casos, los transistores de tamaño mínimo pueden ser más rápidos.
Debido a que las tecnologías escaladas son inherentemente más rápidas (en términos absolutos), el rendimiento del circuito se puede comparar de manera más justa utilizando el abanico de 4 como métrica. Por ejemplo, dados dos sumadores de 64 bits, uno implementado en una tecnología de 0,5 μm y el otro en una tecnología de 90 nm, sería injusto decir que el sumador de 90 nm es mejor desde el punto de vista de los circuitos y la arquitectura solo porque tiene menos latencia. El sumador de 90 nm podría ser más rápido solo debido a sus dispositivos inherentemente más rápidos. Para comparar la arquitectura del sumador y el diseño del circuito, es más justo normalizar la latencia de cada sumador al retraso de un inversor FO4.
El tiempo FO4 de una tecnología es cinco veces su constante de tiempo RC τ; por lo tanto, 5·τ = FO4. [2]
Algunos ejemplos de CPU de alta frecuencia con un pipeline largo y un retardo de etapa bajo: IBM Power6 tiene un diseño con un retardo de ciclo de 13 FO4; [3] el período de reloj del Pentium 4 de Intel a 3,4 GHz se estima en 16,3 FO4. [4]
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