El bus Wishbone es un bus informático de hardware de código abierto diseñado para permitir que las partes de un circuito integrado se comuniquen entre sí. El objetivo es permitir la conexión de diferentes núcleos entre sí dentro de un chip. El bus Wishbone se utiliza en muchos diseños del proyecto OpenCores .
Wishbone está pensado como un "bus lógico". No especifica información eléctrica ni la topología del bus. En cambio, la especificación está escrita en términos de "señales", ciclos de reloj y niveles altos y bajos.
Esta ambigüedad es intencional. Wishbone está diseñado para permitir que los diseñadores combinen varios diseños escritos en Verilog , VHDL o algún otro lenguaje de descripción lógica para la automatización del diseño electrónico (EDA). Wishbone proporciona una forma estándar para que los diseñadores combinen estos diseños lógicos de hardware (llamados "núcleos"). Wishbone está definido para tener buses de 8, 16, 32 y 64 bits. Todas las señales son sincrónicas con un solo reloj, pero algunas respuestas esclavas deben generarse de manera combinatoria para obtener el máximo rendimiento. Wishbone permite la adición de un "bus de etiquetas" para describir los datos. Pero el reinicio, las lecturas y escrituras con direcciones simples, el movimiento de bloques de datos y los ciclos de bus indivisibles funcionan sin etiquetas.
Wishbone es de código abierto . Para evitar que sus tecnologías sean usurpadas por patentes agresivas, la especificación de Wishbone incluye ejemplos de técnica anterior para demostrar que sus conceptos son de dominio público.
Un dispositivo no cumple con la especificación Wishbone a menos que incluya una hoja de datos que describa lo que hace, el ancho del bus, la utilización, etc. Para promover la reutilización de un diseño se requiere la hoja de datos. Hacer que un diseño sea reutilizable a su vez facilita su uso compartido con otros.
La arquitectura de bus simple es una versión simplificada de la especificación Wishbone. [1]
Wishbone se adapta bien a topologías comunes como punto a punto, muchos a muchos (es decir, el sistema de bus clásico), jerárquica o incluso estructuras conmutadas como los conmutadores de barra cruzada . En las topologías más exóticas, Wishbone requiere un controlador o árbitro de bus, pero los dispositivos siguen manteniendo la misma interfaz.
Señales de control de Wishbone en comparación con otros estándares de bus de sistema en un chip (SoC):