En informática , el controlador de interrupción programable avanzado ( APIC ) de Intel es una familia de controladores de interrupción programables . Como sugiere su nombre, el APIC es más avanzado que el controlador de interrupción programable (PIC) 8259 de Intel , lo que permite particularmente la construcción de sistemas multiprocesador . Es uno de varios diseños arquitectónicos destinados a resolver problemas de eficiencia del enrutamiento de interrupciones en sistemas informáticos multiprocesador.
El APIC es un diseño de arquitectura dividida, con un componente local (LAPIC) generalmente integrado en el propio procesador y un APIC de E/S opcional en un bus del sistema. El primer APIC fue el 82489DX: era un chip discreto que funcionaba como APIC local y de E/S. El 82489DX permitió la construcción de sistemas multiprocesador simétrico (SMP) con Intel 486 y los primeros procesadores Pentium ; por ejemplo, el sistema 486 SMP bidireccional de referencia utilizaba tres chips 82489DX, dos como APIC locales y uno como APIC de E/S. A partir del procesador P54C , la funcionalidad APIC local se integró en el silicio de los procesadores Intel. El primer APIC de E/S dedicado fue el Intel 82093AA, que estaba destinado a sistemas basados en PIIX3 .
Hay dos componentes en el sistema Intel APIC, el APIC local (LAPIC) y el APIC de E/S . Hay un LAPIC en cada CPU del sistema. En la primera implementación ( 82489DX ), el LAPIC era un circuito discreto, a diferencia de su implementación posterior en el silicio de los procesadores Intel. Normalmente hay un APIC de E/S para cada bus periférico del sistema. En los diseños de sistemas originales, los LAPIC y los APIC de E/S estaban conectados mediante un bus APIC dedicado. Los sistemas más nuevos utilizan el bus del sistema para la comunicación entre todos los componentes APIC.
Cada APIC, ya sea un chip discreto o integrado en una CPU, tiene un registro de versión que contiene un número de versión de cuatro bits para su implementación APIC específica. Por ejemplo, el 82489DX tiene un número de versión APIC de 0, mientras que la versión 1 se asignó a la primera generación de APIC locales integrados en los procesadores Pentium 90 y 100. [1]
En sistemas que contienen un PIC 8259 , el 8259 se puede conectar al LAPIC en el procesador de arranque (BSP) del sistema, a uno de los APIC de E/S del sistema o a ambos. Lógicamente, sin embargo, el 8259 sólo se conecta una vez en un momento dado.
El chip Intel APIC de primera generación, el 82489DX, que estaba destinado a usarse con Intel 80486 y los primeros procesadores Pentium, es en realidad un APIC externo local y de E/S en un solo circuito. La especificación Intel MP 1.4 se refiere a él como "APIC discreto" en contraste con el "APIC integrado" que se encuentra en la mayoría de los procesadores Pentium. [2] El 82489DX tenía 16 líneas de interrupción; [3] también tenía la peculiaridad de que podía perder algunas interrupciones ISA. [4]
En un sistema multiprocesador 486, cada CPU tenía que estar emparejada con su propio 82489DX; Además, se tuvo que utilizar un 82489DX adicional como APIC de E/S. El 82489DX no podía emular el 8259A (XT-PIC), por lo que también tuvieron que incluirse como chips físicos para compatibilidad con versiones anteriores. [5] El 82489DX estaba empaquetado como un PQFP de 132 pines . [3]
Los APIC locales (LAPIC) gestionan todas las interrupciones externas para algún procesador específico en un sistema SMP. Además, pueden aceptar y generar interrupciones entre procesadores (IPI) entre LAPIC. Los LAPIC pueden admitir hasta 224 vectores de interrupción utilizables desde un APIC de E/S. Los números de vector del 0 al 31, del 0 al 255, están reservados para el manejo de excepciones por parte de los procesadores x86.
Todos los procesadores Intel que comienzan con la microarquitectura P5 ( P54C ) tienen un APIC local incorporado. [6] [7] Sin embargo, si el APIC local está deshabilitado en un procesador P5, no puede volver a habilitarse mediante software; esta limitación ya no existe en los procesadores P6 y posteriores. [7]
La función de interrupciones señalizadas por mensajes (MSI) de PCI 2.2 y especificaciones posteriores no se puede utilizar sin que el APIC local esté habilitado. [8] El uso de MSI elimina la necesidad de un APIC de E/S. Además, se admiten hasta 224 interrupciones en el modo MSI y no se permite compartir IRQ. [9]
Otra ventaja del APIC local es que también proporciona un temporizador de alta resolución (del orden de un microsegundo o mejor) que se puede utilizar tanto en modo de intervalo como en modo único. [7]
El temporizador APIC tuvo sus problemas de aceptación inicial. Un documento de Microsoft de 2002 (que abogaba por la adopción de un temporizador de eventos de alta precisión ) criticó el temporizador LAPIC por tener "mala resolución" y afirmó que "el silicio del reloj a veces tiene muchos errores". [10] Sin embargo, el temporizador APIC se utiliza, por ejemplo, en Windows 7 cuando la creación de perfiles está habilitada, y en Windows 8 en todas las circunstancias. (Antes de que Windows 8 reclamara derechos exclusivos sobre este temporizador, algunos programas como CPU-Z también lo usaban ). En Microsoft Windows, el temporizador APIC no es un recurso que se puede compartir. [11]
Las interrupciones aperiódicas ofrecidas por el temporizador APIC son utilizadas por la función de kernel sin ticks del kernel de Linux . Esta característica opcional pero predeterminada es nueva en 2.6.18. Cuando está habilitado en una computadora con un temporizador APIC, el kernel no utiliza el temporizador de intervalo programable 8253 para el cronometraje. [12] Un documento de VMware señala que "el software no tiene una manera confiable de determinar su frecuencia. Generalmente, la única manera de determinar la frecuencia del temporizador APIC local es medirla usando el temporizador PIT o CMOS, lo que arroja solo un resultado aproximado". ". [13]
Los APIC de E/S contienen una tabla de redireccionamiento, que se utiliza para enrutar las interrupciones que recibe de los buses periféricos a uno o más APIC locales. Los primeros APIC de E/S (como 82489DX, SIO.A y PCEB/ESC) solo admitían 16 líneas de interrupción, pero los posteriores como 82093AA (chip separado para PIIX3/PIIX4) admitían 24 líneas de interrupción. [9] Estaba empaquetado como un PQFP de 64 pines . [14] El 82093AA normalmente se conectaba al PIIX3 / PIIX4 y utilizaba sus PIC 8259 heredados integrados. [14] El ICH1 y el Intel 815 integraron el APIC de E/S.
Según un punto de referencia de Intel de 2009 usando Linux , el APIC de E/S redujo la latencia de interrupción en un factor de casi tres en relación con la emulación 8259 (XT-PIC), mientras que el uso de MSI redujo la latencia aún más, en un factor de casi siete en relación. a la línea base XT-PIC. [15]
El xAPIC se introdujo con el Pentium 4 , mientras que el x2APIC es la generación más reciente del controlador de interrupciones programable de Intel, presentado con la microarquitectura Nehalem en noviembre de 2008. [16] Las principales mejoras del x2APIC abordan la cantidad de CPU compatibles y el rendimiento. de la interfaz.
El x2APIC ahora usa 32 bits para direccionar CPU, lo que permite direccionar hasta 2 32 − 1 CPU usando el modo de destino físico. El modo de destino lógico ahora funciona de manera diferente e introduce clústeres; Usando este modo, se pueden direccionar hasta 2 20 − 16 procesadores.
La interfaz mejorada reduce la cantidad de accesos necesarios al registro APIC para enviar interrupciones entre procesadores (IPI). Debido a esta ventaja, KVM puede emular y emula el x2APIC para procesadores más antiguos que no lo admiten físicamente, y este soporte está expuesto desde QEMU desde Conroe e incluso para los procesadores AMD Opteron serie G (ninguno de los cuales admite de forma nativa x2APIC) . [17] [18]
APICv es la marca de Intel para soporte de virtualización de hardware destinada a reducir la sobrecarga de interrupciones en los invitados. APICv se introdujo en la serie de procesadores Ivy Bridge-EP , que se vende como Xeon E5-26xx v2 (lanzado a finales de 2013) y como Xeon E5-46xx v2 (lanzado a principios de 2014). [19] [20] AMD anunció una tecnología similar llamada AVIC , [21] [22] está disponible la familia de modelos 15h con procesadores 6Xh (Carrizo) y más nuevos. [23]
Hay una serie de errores conocidos en las implementaciones de sistemas APIC, especialmente relacionados con cómo está conectado el 8254 . Es posible que los BIOS defectuosos no configuren el enrutamiento de interrupciones correctamente o proporcionen tablas ACPI y tablas de especificación multiprocesador Intel (MPS) incorrectas.
El APIC también puede ser una causa de falla del sistema cuando el sistema operativo no lo admite adecuadamente. En sistemas operativos más antiguos, las E/S y los APIC locales a menudo tenían que desactivarse. Si bien esto ya no es posible debido a la prevalencia de sistemas multiprocesador y multinúcleo simétricos , los errores en el firmware y los sistemas operativos ahora son poco comunes.
AMD y Cyrix propusieron una vez una arquitectura OpenPIC de propósito algo similar que admite hasta 32 procesadores; [24] tenía al menos soporte declarativo de IBM y Compaq alrededor de 1995. [25] Sin embargo, no se lanzó ninguna placa base x86 con OpenPIC. [26] Después del fracaso de OpenPIC en el mercado x86, AMD obtuvo la licencia APIC de Intel para sus procesadores AMD Athlon y posteriores.
Sin embargo, IBM desarrolló su controlador de interrupción multiprocesador (MPIC) basado en las especificaciones de registro OpenPIC. [27] MPIC se utilizó en diseños basados en PowerPC , incluidos los de IBM, por ejemplo en algunos sistemas RS/6000 , [28] pero también por Apple, incluso en sus Power Mac G5 . [29] [30]