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Proceso de 3 nm

En la fabricación de semiconductores , el proceso de 3 nm es el siguiente en la línea de chips después del nodo de tecnología MOSFET (transistor de efecto de campo de semiconductor de óxido de metal) de 5 nm . El fabricante de chips surcoreano Samsung comenzó a enviar su proceso de 3 nm gate all around (GAA), llamado 3GAA, a mediados de 2022. [1] [2] El 29 de diciembre de 2022, el fabricante de chips taiwanés TSMC anunció que la producción en volumen utilizando su nodo semiconductor de 3 nm (N3) estaba en marcha con buenos rendimientos. [3] Es posible que un proceso de chip de 3 nm mejorado llamado "N3E" haya comenzado la producción en 2023. [4] El fabricante estadounidense Intel planeó comenzar la producción de 3 nm en 2023. [5] [6] [7]

El proceso de 3 nm de Samsung se basa en la tecnología GAAFET (transistor de efecto de campo de puerta completa), un tipo de tecnología MOSFET de múltiples puertas , mientras que el proceso de 3 nm de TSMC todavía utiliza la tecnología FinFET (transistor de efecto de campo de aletas), [8] a pesar de que TSMC está desarrollando transistores GAAFET. [9] En concreto, Samsung planea utilizar su propia variante de GAAFET denominada MBCFET (transistor de efecto de campo de canal de múltiples puentes). [10] El proceso de Intel (denominado "Intel 3", sin el sufijo "nm") utilizará una versión refinada, mejorada y optimizada de la tecnología FinFET en comparación con sus nodos de proceso anteriores en términos de rendimiento ganado por vatio, uso de litografía EUV y mejora de potencia y área. [11]

El término "3 nanómetros" no tiene relación directa con ninguna característica física real (como la longitud de la compuerta, el paso del metal o el paso de la compuerta) de los transistores. Según las proyecciones contenidas en la actualización de 2021 de la Hoja de Ruta Internacional para Dispositivos y Sistemas publicada por IEEE Standards Association Industry Connection, se espera que un nodo de 3 nm tenga un paso de compuerta en contacto de 48 nanómetros y un paso de metal más ajustado de 24 nanómetros. [12]

Sin embargo, en la práctica comercial del mundo real, los fabricantes de microchips individuales (fundiciones) utilizan 3 nm principalmente como un término de marketing para referirse a una nueva generación mejorada de chips semiconductores de silicio en términos de mayor densidad de transistores (es decir, un mayor grado de miniaturización), mayor velocidad y menor consumo de energía. [13] [14] No existe un acuerdo a nivel de toda la industria entre los diferentes fabricantes sobre qué números definirían un nodo de 3 nm. [15] Normalmente, el fabricante de chips se refiere a su propio nodo de proceso anterior (en este caso, el nodo de 5 nm ) para comparar. Por ejemplo, TSMC ha declarado que sus chips FinFET de 3 nm reducirán el consumo de energía en un 25-30% a la misma velocidad, aumentarán la velocidad en un 10-15% a la misma cantidad de energía y aumentarán la densidad de transistores en aproximadamente un 33% en comparación con sus chips FinFET de 5 nm anteriores. [16] [17] Por otro lado, Samsung ha declarado que su proceso de 3 nm reducirá el consumo de energía en un 45%, mejorará el rendimiento en un 23% y disminuirá el área de superficie en un 16% en comparación con su proceso anterior de 5 nm. [18] La litografía EUV enfrenta nuevos desafíos a 3 nm que conducen al uso requerido de patrones múltiples . [19]

Historia

Demostraciones de investigación y tecnología

En 2003, un equipo de investigación de NEC fabricó los primeros MOSFET con una longitud de canal de 3 nm, utilizando los procesos PMOS y NMOS . [20] [21] En 2006, un equipo del Instituto Avanzado de Ciencia y Tecnología de Corea (KAIST) y el Centro Nacional Nano Fab, desarrolló un MOSFET multipuerta de 3 nm de ancho, el dispositivo nanoelectrónico más pequeño del mundo , basado en tecnología de compuerta completa ( GAAFET ). [22] [23]

Historial de comercialización

A fines de 2016, TSMC anunció planes para construir una planta de fabricación de semiconductores con nodos de 5 nm a 3 nm con una inversión conjunta de alrededor de US$15 700 millones. [24]

En 2017, TSMC anunció que comenzaría la construcción de la planta de fabricación de semiconductores de 3 nm en el Parque Científico de Tainan en Taiwán. [25] TSMC planea comenzar la producción en volumen del nodo de proceso de 3 nm en 2023. [26] [27] [28] [29] [30]

A principios de 2018, IMEC (Centro Interuniversitario de Microelectrónica) y Cadence declararon que habían desarrollado chips de prueba de 3 nm, utilizando litografía ultravioleta extrema (EUV) y litografía de inmersión de 193 nm . [31]

A principios de 2019, Samsung presentó planes para fabricar GAAFET ( transistores de efecto de campo de puerta envolvente ) de 3 nm en el nodo de 3 nm en 2021, utilizando su propia estructura de transistor MBCFET que utiliza nanohojas; entregando un aumento de rendimiento del 35%, una reducción de energía del 50% y una reducción del área del 45% en comparación con 7 nm. [32] [33] [34] La hoja de ruta de semiconductores de Samsung también incluía productos en nodos de 8, 7, 6, 5 y 4 nm. [35] [36]

En diciembre de 2019, Intel anunció planes para la producción de 3 nm en 2025. [37]

En enero de 2020, Samsung anunció la producción del primer prototipo de proceso GAAFET de 3 nm del mundo y dijo que apunta a la producción en masa en 2021. [38]

En agosto de 2020, TSMC anunció los detalles de su proceso "N3", que es nuevo en lugar de ser una mejora con respecto a su proceso N5. [39] En comparación con el proceso N5, el proceso N3 debería ofrecer un aumento del 10-15% (1,10-1,15×) en el rendimiento, o una disminución del 25-35% (1,25-1,35×) en el consumo de energía, con un aumento de 1,7× en la densidad lógica (un factor de escala de 0,58), un aumento del 20% (factor de escala de 0,8) en la densidad de celdas SRAM y un aumento del 10% en la densidad de circuitos analógicos. Dado que muchos diseños incluyen considerablemente más SRAM que lógica (una proporción común es 70% SRAM por 30% lógica), se espera que las reducciones de la matriz sean solo de alrededor del 26%. TSMC estaba planeando la producción en volumen en la segunda mitad de 2022. [40] [ necesita actualización ]

En julio de 2021, Intel presentó una nueva hoja de ruta tecnológica de procesos, según la cual el proceso Intel 3 (anteriormente llamado Intel 7nm), el segundo nodo de la compañía en usar EUV y el último en usar FinFET antes de cambiar a la arquitectura de transistores RibbonFET de Intel, ahora está programado para entrar en la fase de fabricación del producto en el segundo semestre de 2023. [5] [ necesita actualización ]

En octubre de 2021, Samsung ajustó los planes anteriores y anunció que la compañía tiene previsto comenzar a producir los primeros diseños de chips basados ​​en 3 nm de sus clientes en la primera mitad de 2022, mientras que su segunda generación de 3 nm se espera para 2023. [41] [ necesita actualización ]

En junio de 2022, en el Simposio de Tecnología de TSMC, la compañía compartió detalles de su tecnología de proceso N3E programada para producción en volumen en el segundo semestre de 2023: densidad de transistores lógicos 1,6 veces mayor, densidad de transistores de chip 1,3 veces mayor, rendimiento entre un 10 y un 15 % mayor a potencia iso o entre un 30 y un 35 % menor a rendimiento iso en comparación con la tecnología de proceso TSMC N5 v1.0, tecnología FinFLEX, que permite mezclar bibliotecas con diferentes alturas de pista dentro de un bloque, etc. TSMC también presentó nuevos miembros de la familia de procesos de 3 nm: variante de alta densidad N3S, variantes de alto rendimiento N3P y N3X, y N3RF para aplicaciones de RF. [42] [43] [44]

En junio de 2022, Samsung inició la producción "inicial" de un chip de alto rendimiento y bajo consumo utilizando tecnología de proceso de 3 nm con arquitectura GAA. [1] [45] Según fuentes de la industria, Qualcomm ha reservado parte de la capacidad de producción de 3 nm de Samsung. [46]

El 25 de julio de 2022, Samsung celebró el primer envío de chips Gate-All-Around de 3 nm a una empresa china de minería de criptomonedas, PanSemi. [47] [48] [49] [50] Se reveló que la tecnología de proceso MBCFET de 3 nm recientemente introducida ofrece una densidad de transistores un 16 % mayor, [51] un rendimiento un 23 % mayor o un consumo de energía un 45 % menor en comparación con una tecnología de proceso de 5 nm no especificada. [52] Los objetivos para la tecnología de proceso de 3 nm de segunda generación incluyen hasta un 35 % más de densidad de transistores, [51] una mayor reducción del consumo de energía de hasta un 50 % o un rendimiento superior en un 30 %. [52] [53] [51]

El 29 de diciembre de 2022, TSMC anunció que la producción en volumen utilizando su tecnología de proceso de 3 nm N3 está en marcha con buenos rendimientos. [3] La empresa planea comenzar la fabricación en volumen utilizando la tecnología de proceso refinada de 3 nm llamada N3E en la segunda mitad de 2023. [54]

En diciembre de 2022, en la conferencia IEDM 2022, TSMC reveló algunos detalles sobre sus tecnologías de proceso de 3 nm: el paso de compuerta de contacto de N3 es de 45 nm, el paso mínimo de metal de N3E es de 23 nm y el área de celda SRAM es de 0,0199 μm² para N3 y 0,021 μm² para N3E (igual que en N5). Para el proceso N3E, dependiendo de la cantidad de aletas en las celdas utilizadas para el diseño, el escalado del área en comparación con las celdas N5 de 2 a 2 aletas varía de 0,64x a 0,85x, las ganancias de rendimiento varían del 11% al 32% y los ahorros de energía varían del 12% al 30% (los números se refieren al núcleo Cortex-A72). La tecnología FinFlex de TSMC permite mezclar celdas con diferentes cantidades de aletas en un solo chip. [55] [56] [57] [58]

En un informe de IEDM 2022, el experto en la industria de semiconductores Dick James afirmó que los procesos de 3 nm de TSMC ofrecían solo mejoras incrementales, porque se han alcanzado los límites de altura de aleta, longitud de compuerta y número de aletas por transistor (aleta única). Después de la implementación de características como la ruptura de difusión única, el contacto sobre compuerta activa y FinFlex, ya no quedará margen para la mejora de las tecnologías de proceso basadas en FinFET. [59]

En abril de 2023, en su Simposio Tecnológico, TSMC reveló algunos detalles sobre sus procesos N3P y N3X que la compañía había presentado anteriormente: N3P ofrecerá un 5% más de velocidad o un 5%–10% menos de consumo de energía y una "densidad de chip" 1,04 veces mayor en comparación con N3E, mientras que N3X ofrecerá un aumento de velocidad del 5% a costa de una fuga ~3,5 veces mayor y la misma densidad en comparación con N3P. Está previsto que N3P entre en producción en volumen en la segunda mitad de 2024, y N3X le seguirá en 2025. [60]

En julio de 2023, la firma de investigación de la industria de semiconductores TechInsights dijo que descubrió que el proceso GAA (gate-all-around) de 3 nm de Samsung se había incorporado al ASIC de minería de criptomonedas (Whatsminer M56S++) de un fabricante chino, MicroBT. [61]

El 7 de septiembre de 2023, MediaTek y TSMC anunciaron que MediaTek había desarrollado su primer chip de 3 nm y se espera que la producción en volumen comience en 2024. [62]

El 12 de septiembre de 2023, Apple anunció que el iPhone 15 Pro y el iPhone 15 Pro Max contarían con un chip de 3 nm, el A17 Pro . [63] Un mes después, el 30 de octubre de 2023, el proceso de 3 nm llegó a la familia de chips M3 (M3, M3 Pro y M3 Max) que impulsa la MacBook Pro y la iMac. [64]

El 9 de septiembre de 2024, Apple anunció que las líneas iPhone 16 [65] y iPhone 16 Pro [66] contarían con chips de 3 nm, incluidos el Apple A18 y el Apple A18 Pro . [67]

Nodos de proceso de 3 nm

Referencias

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