En la fabricación de semiconductores , la Hoja de Ruta Tecnológica Internacional para Semiconductores (ITRS) define el " proceso de 10 nanómetros " como el nodo de tecnología MOSFET que sigue al nodo de "14 nm" .
Desde al menos 1997, los "nodos de proceso" han sido nombrados puramente por razones de marketing, y no tienen relación con las dimensiones del circuito integrado; [1] ni la longitud de la compuerta, ni el paso del metal ni el paso de la compuerta en un dispositivo de "10 nm" son de diez nanómetros. [2] [3] [4] Por ejemplo, los procesos de " 7 nm " de GlobalFoundries son dimensionalmente similares al proceso de "10 nm" de Intel. [5] Los procesos de "10 nm" de TSMC y Samsung están en algún punto entre los procesos de "14 nm" y "10 nm" de Intel en cuanto a densidad de transistores . La densidad de transistores (número de transistores por milímetro cuadrado) es más importante que el tamaño del transistor, ya que los transistores más pequeños ya no significan necesariamente un mejor rendimiento o un aumento en el número de transistores. [ cita requerida ]
Todos los procesos de producción de "10 nm" se basan en la tecnología FinFET (transistor de efecto de campo de aletas), un tipo de tecnología MOSFET de múltiples puertas que es una evolución no planar de la tecnología CMOS de silicio planar . Samsung comenzó su producción de chips de "clase 10 nm" en 2013 para sus chips de memoria flash de celdas multinivel (MLC) , seguidos por sus SoC utilizando su proceso de 10 nm en 2016. TSMC comenzó la producción comercial de chips de "10 nm" en 2016, e Intel comenzó más tarde la producción de chips de "10 nm" en 2018. [ necesita actualización ]
El nombre original de este nodo tecnológico por parte de ITRS era "11 nm". Según la edición de 2007 de la hoja de ruta, para el año 2022, se proyectaba que la mitad del paso (es decir, la mitad de la distancia entre características idénticas en una matriz) para una DRAM sería de 11 nm .
En 2008, Pat Gelsinger , que en ese momento se desempeñaba como director de tecnología de Intel, dijo que Intel veía un "camino claro" hacia el nodo de "10 nm". [6] [7]
En 2011, Samsung anunció planes para introducir el proceso de "10 nm" el año siguiente. [8] [ necesita actualización ] En 2012, Samsung anunció chips de memoria flash eMMC que se producen utilizando el proceso de "10 nm". [9]
En 2018, el concepto de "10 nm", tal como se entendía en general, solo se producía en grandes volúmenes en Samsung . GlobalFoundries se había saltado el concepto de "10 nm", [ necesita actualización ] Intel aún no había comenzado la producción en grandes volúmenes de "10 nm", debido a problemas de rendimiento, [ necesita actualización ] y TSMC había considerado que el concepto de "10 nm" sería un nodo de corta duración, [10] dedicado principalmente a los procesadores de Apple durante 2017-2018, pasando a " 7 nm " en 2018. [ necesita actualización ]
También hay que hacer una distinción entre los "10 nm" que comercializan las fundiciones y los "10 nm" que comercializan las empresas de DRAM.
En abril de 2013, Samsung anunció que había comenzado la producción en masa de chips de memoria flash de celdas multinivel (MLC) utilizando un proceso de "clase de 10 nm", que, según Tom's Hardware, Samsung definió como "un nodo de tecnología de proceso en algún lugar entre 10 nm y 20 nm". [11] El 17 de octubre de 2016, Samsung Electronics anunció la producción en masa de chips SoC a "10 nm". [12] El principal desafío anunciado de la tecnología en ese momento había sido el triple patrón para su capa de metal. [13] [14] [ necesita actualización ]
TSMC comenzó la producción comercial de chips de "10 nm" a principios de 2016, antes de pasar a la producción en masa a principios de 2017. [15]
El 21 de abril de 2017, Samsung comenzó a enviar su teléfono inteligente Galaxy S8 , que usaba la versión de la compañía del procesador "10 nm". [16] [ necesita actualización ] El 12 de junio de 2017, Apple entregó tabletas iPad Pro de segunda generación impulsadas por chips Apple A10X producidos por TSMC utilizando el proceso FinFET "10 nm". [17]
El 12 de septiembre de 2017, Apple anunció el Apple A11 , un sistema en un chip basado en ARM de 64 bits, fabricado por TSMC utilizando un proceso FinFET de "10 nm", que contiene 4.300 millones de transistores en una matriz de 87,66 mm2 .
En abril de 2018, Intel anunció un retraso en la producción en volumen de CPU de "10 nm" para el mercado general hasta algún momento de 2019. [18] En julio, la fecha exacta se fijó aún más en la temporada navideña. [19] Mientras tanto, sin embargo, lanzaron un chip móvil de "10 nm" de bajo consumo, aunque exclusivo para los mercados chinos y con gran parte del chip deshabilitado. [20] [ necesita actualización ]
En junio de 2018, en VLSI 2018, Samsung anunció sus procesos "11LPP" y "8LPP". "11LPP" era un híbrido basado en la tecnología "14 nm" y "10 nm" de Samsung. "11LPP" se basaba en su BEOL "10 nm", no en su BEOL "20 nm" como el "14LPP". "8LPP" se basaba en el proceso "10LPP". [21] [22] [ necesita actualización ]
Nvidia lanzó sus GPU de la serie GeForce 30 en septiembre de 2020. En ese momento, se fabricaron con una versión personalizada del proceso "8 nm" de Samsung, llamado "Samsung 8N", con una densidad de transistores de 44,56 millones de transistores por mm 2 . [23] [24] [ necesita actualización ]
El paso de compuerta del transistor también se conoce como CPP (paso de policontacto) y el paso de interconexión también se conoce como MMP (paso de metal mínimo). Samsung informó que su proceso de "10 nm" tiene un paso de compuerta de transistor de 64 nm y un paso de interconexión de 48 nm. TSMC informó que su proceso de "10 nm" tiene un paso de compuerta de transistor de 64 nm y un paso de interconexión de 42 nm. Una investigación adicional realizada por Tech Insights reveló que incluso estos valores también son falsos, y se han actualizado en consecuencia. Además, MSSCORPS CO actualizó la altura de la aleta del transistor del proceso de "10 nm" de Samsung en SEMICON Taiwán 2017. [35] [36] [37] [38] [39] GlobalFoundries decidió no desarrollar un nodo de "10 nm", porque creía que tendría una vida útil corta. [40] El proceso de "8 nm" de Samsung fue en ese momento el último de la empresa en utilizar exclusivamente la litografía DUV. [41] [ necesita actualización ]
En la industria de DRAM, se utiliza a menudo el término "clase de 10 nm" y esta dimensión generalmente se refiere a la mitad del paso del área activa. [ cita requerida ] Las estructuras de fundición de "10 nm" son generalmente mucho más grandes. [ cita requerida ]
En general, la "clase de 10 nm" se refiere a DRAM con un tamaño de característica de 10-19 nm, y se introdujo por primera vez alrededor de 2016. A partir de 2020, hubo tres generaciones de DRAM de "clase de 10 nm": 1x nm (19-17 nm, Gen1); 1y nm (16-14 nm, Gen2); y 1z nm (13-11 nm, Gen3). [42] La DRAM de tercera generación "1z" fue introducida por primera vez alrededor de 2019 por Samsung , y se afirmó inicialmente que se produciría utilizando litografía ArF sin el uso de litografía EUV; [43] [44] la producción posterior utilizó litografía EUV. [45]
Más allá de 1z, Samsung nombró a su próximo nodo (cuarta generación de DRAM de "clase 10 nm"): "D1a" (se esperaba en ese momento que se hubiera producido en 2021), y más allá de eso "D1b" (se esperaba en ese momento que se hubiera producido en 2022) [ necesita actualización ] ; mientras que Micron se refirió [ necesita actualización ] a los "nodos" sucesivos como "D1α" y "D1β". [46] Micron anunció el envío en volumen de DRAM de clase 1α a principios de 2021. [47]
Proceso Samsung 10LPE
