StrongARM es una familia de microprocesadores informáticos desarrollados por Digital Equipment Corporation y fabricados a fines de la década de 1990 que implementaron la arquitectura del conjunto de instrucciones ARM v4 . [1] Más tarde, Intel lo adquirió en 1997 de la propia división Digital Semiconductor de DEC como parte de un acuerdo de una demanda entre las dos empresas por infracción de patentes. [2] Luego, Intel continuó fabricándolo antes de reemplazarlo con la arquitectura de seguimiento basada en ARM derivada de StrongARM llamada XScale a principios de la década de 2000.
Según Allen Baum, el origen de StrongARM se remonta a los intentos de crear una versión de bajo consumo del DEC Alpha , que los ingenieros de DEC concluyeron rápidamente que no era posible. Entonces se interesaron en diseños dedicados a aplicaciones de bajo consumo, lo que los llevó a la familia ARM. Uno de los únicos usuarios importantes de ARM para productos relacionados con el rendimiento en ese momento era Apple , cuyo dispositivo Newton se basaba en la plataforma ARM. DEC se acercó a Apple para preguntarle si podrían estar interesados en un ARM de alto rendimiento, a lo que los ingenieros de Apple respondieron: "Phhht, sí. No puedes hacerlo, pero sí, si pudieras, lo usaríamos". [3]
StrongARM fue un proyecto colaborativo entre DEC y Advanced RISC Machines para crear un microprocesador ARM más rápido. StrongARM fue diseñado para abordar el extremo superior del mercado de dispositivos integrados de bajo consumo, donde los usuarios necesitaban más rendimiento del que ARM podía ofrecer y al mismo tiempo poder aceptar más soporte externo. Los objetivos eran dispositivos como los asistentes digitales personales más nuevos y los decodificadores . [4] [5]
Tradicionalmente, la división de semiconductores de DEC estaba ubicada en Massachusetts . Para poder acceder al talento de diseño de Silicon Valley , DEC abrió un centro de diseño en Palo Alto, California . Este centro de diseño estaba dirigido por Dan Dobberpuhl y fue el sitio de diseño principal para el proyecto StrongARM. Otro sitio de diseño que trabajó en el proyecto estaba en Austin, Texas , que fue creado por algunos ex diseñadores de DEC que regresaron de Apple Computer y Motorola . El proyecto se puso en marcha en 1995 y rápidamente entregó su primer diseño, el SA-110 .
DEC acordó vender StrongARM a Intel como parte de un acuerdo judicial en 1997. [6] Intel utilizó StrongARM para reemplazar su línea de procesadores RISC en problemas, el i860 y el i960 .
Cuando la división de semiconductores de DEC se vendió a Intel, muchos ingenieros del grupo de diseño de Palo Alto se trasladaron a SiByte , una empresa de nueva creación que diseñaba productos de sistema en chip (SoC) MIPS para el mercado de redes. El grupo de diseño de Austin se escindió para convertirse en Alchemy Semiconductor , otra empresa de nueva creación que diseñaba SoC MIPS para el mercado de dispositivos portátiles. Intel desarrolló un nuevo núcleo StrongARM y lo presentó en 2000 como XScale . [7]
El SA-110 fue el primer microprocesador de la familia StrongARM. Las primeras versiones, que funcionaban a 100, 160 y 200 MHz, se anunciaron el 5 de febrero de 1996. [8] Cuando se anunció, había muestras disponibles de estas versiones, y la producción en serie estaba prevista para mediados de 1996. Las versiones más rápidas de 166 y 233 MHz se anunciaron el 12 de septiembre de 1996. [9] Las muestras de estas versiones estaban disponibles en el momento del anuncio, y la producción en serie estaba prevista para diciembre de 1996. A lo largo de 1996, el SA-110 fue el microprocesador de mayor rendimiento para dispositivos portátiles. [10] Hacia finales de 1996, era una CPU líder para dispositivos de Internet/intranet y sistemas de cliente ligero . [11] El primer diseño ganador del SA-110 fue el Apple MessagePad 2000 . [12] También se utilizó en varios productos, entre ellos el PC Risc de Acorn Computers y el sistema de edición de vídeo Eidos Optima . Los diseñadores principales del SA-110 fueron Daniel W. Dobberpuhl , Gregory W. Hoeppner, Liam Madden y Richard T. Witek. [4]
El SA-110 tenía una microarquitectura simple . Era un diseño escalar que ejecutaba instrucciones en orden con una secuencia de comandos RISC clásica de cinco etapas . El microprocesador estaba dividido en varios bloques, IBOX, EBOX, IMMU, DMMU, BIU, WB y PLL. El IBOX contenía hardware que operaba en las dos primeras etapas de la secuencia de comandos, como el contador de programa . Buscaba, decodificaba y emitía instrucciones. La búsqueda de instrucciones ocurre durante la primera etapa, la decodificación y la emisión durante la segunda. El IBOX decodifica las instrucciones más complejas en el conjunto de instrucciones ARM traduciéndolas a secuencias de instrucciones más simples. El IBOX también manejaba instrucciones de bifurcación. El SA-110 no tenía hardware de predicción de bifurcación , pero tenía mecanismos para su procesamiento rápido.
La ejecución comienza en la etapa tres. El hardware que opera durante esta etapa está contenido en la EBOX, que comprende el archivo de registros , la unidad lógica aritmética (ALU), el desplazador de barriles , el multiplicador y la lógica del código de condición. El archivo de registros tenía tres puertos de lectura y dos puertos de escritura. La ALU y el desplazador de barriles ejecutaban instrucciones en un solo ciclo. El multiplicador no está segmentado y tiene una latencia de varios ciclos.
La IMMU y la DMMU son unidades de gestión de memoria para instrucciones y datos, respectivamente. Cada MMU contenía un búfer de traducción totalmente asociativo (TLB) de 32 entradas que puede mapear páginas de 4 KB, 64 KB o 1 MB . El búfer de escritura (WB) tiene ocho entradas de 16 bytes. Permite la canalización de almacenamientos. La unidad de interfaz de bus (BIU) proporcionaba al SA-110 una interfaz externa.
El PLL genera la señal de reloj interna a partir de una señal de reloj externa de 3,68 MHz. No fue diseñado por DEC, sino que fue contratado al Centro Suizo de Electrónica y Microtecnología (CSEM), ubicado en Neuchâtel , Suiza .
La caché de instrucciones y la caché de datos tienen una capacidad de 16 KB cada una y son asociativas por conjuntos de 32 vías y direccionables virtualmente. El SA-110 fue diseñado para usarse con memoria lenta (y por lo tanto de bajo costo) y, por lo tanto, la alta asociatividad de conjuntos permite una tasa de aciertos más alta que los diseños de la competencia, y el uso de direcciones virtuales permite que la memoria se almacene y desaloje simultáneamente. Las cachés son responsables de la mayor parte del recuento de transistores y ocupan la mitad del área del chip.
El SA-110 contenía 2,5 millones de transistores y tenía un tamaño de 7,8 mm por 6,4 mm (49,92 mm 2 ). Fue fabricado por DEC con su proceso patentado CMOS-6 en su fábrica Fab 6 en Hudson, Massachusetts. CMOS-6 fue el proceso complementario de metal-óxido-semiconductor (CMOS) de sexta generación de DEC . CMOS-6 tiene un tamaño de característica de 0,35 μm, una longitud de canal efectiva de 0,25 μm pero para su uso con el SA-110, solo tres niveles de interconexión de aluminio . Utilizaba una fuente de alimentación con un voltaje variable de 1,2 a 2,2 voltios (V) para permitir que los diseños encontraran un equilibrio entre el consumo de energía y el rendimiento (los voltajes más altos permiten velocidades de reloj más altas). El SA-110 estaba empaquetado en un paquete plano cuádruple delgado (TQFP) de 144 pines .
El SA-1100 fue un derivado del SA-110 desarrollado por DEC. Anunciado en 1997, el SA-1100 estaba destinado a aplicaciones portátiles como PDA y se diferencia del SA-110 en que ofrece una serie de características deseables para dichas aplicaciones. Para dar cabida a estas características, el tamaño de la caché de datos se redujo a 8 KB.
Las características adicionales son memoria integrada, PCMCIA y controladores de LCD en color conectados a un bus de sistema en chip y cinco canales de E/S en serie que están conectados a un bus periférico adjunto al bus del sistema. El controlador de memoria admitía FPM y EDO DRAM, SRAM, flash y ROM. El controlador PCMCIA admite dos ranuras. La dirección de memoria y el bus de datos se comparten con la interfaz PCMCIA. Se requiere lógica Glue. Los canales de E/S en serie implementan una interfaz USB esclava, un SDLC , dos UART , una interfaz IrDA , un MCP y un puerto serie síncrono .
El SA-1100 tenía un chip complementario, el SA-1101. Fue presentado por Intel el 7 de octubre de 1998. [13] El SA-1101 proporcionaba periféricos adicionales para complementar los integrados en el SA-1100, como un puerto de salida de vídeo, dos puertos PS/2 , un controlador USB y un controlador PCMCIA que reemplaza al del SA-1100. El diseño del dispositivo lo inició DEC, pero solo estaba parcialmente completo cuando lo adquirió Intel, que tuvo que terminar el diseño. Se fabricó en la antigua planta de fabricación de DEC en Hudson, Massachusetts , que también se vendió a Intel. [14]
El SA-1100 contenía 2,5 millones de transistores y medía 8,24 mm por 9,12 mm (75,15 mm 2 ). Se fabricó mediante un proceso CMOS de 0,35 μm con tres niveles de interconexión de aluminio y se empaquetó en un TQFP de 208 pines. [15]
Uno de los primeros destinatarios de este procesador fue el desafortunado Psion netBook y su hermano más orientado al consumidor, el Psion Series 7 .
El SA-1110 fue un derivado del SA-110 desarrollado por Intel. Fue anunciado el 31 de marzo de 1999, posicionado como una alternativa al SA-1100. [16] En el anuncio, las muestras se programaron para junio de 1999 y el volumen más tarde ese año. Intel descontinuó el SA-1110 a principios de 2003. [17] El SA-1110 estaba disponible en versiones de 133 o 206 MHz. Se diferenciaba del SA-1100 por ofrecer soporte para SDRAM de 66 MHz (solo versión de 133 MHz) o 103 MHz (solo versión de 206 MHz) . [18] Su chip complementario, que proporcionaba soporte adicional para periféricos, era el SA-1111. El SA-1110 estaba empaquetado en una matriz de microesferas de 256 pines . Se utilizó en teléfonos móviles, asistentes personales de datos (PDA) como el iPAQ de Compaq (posteriormente HP) y el HP Jornada , las plataformas basadas en Linux Sharp SL-5x00 y el Simputer . [19] También se utilizó para ejecutar la Intel Web Tablet, un dispositivo de tableta que se considera potencialmente el primero en introducir la navegación web portátil de pantalla grande. Intel abandonó el producto justo antes del lanzamiento en 2001.
El SA-1500 fue un derivado del SA-110 desarrollado por DEC, inicialmente destinado a decodificadores . [20] [21] Fue diseñado y fabricado en pequeños volúmenes por DEC, pero Intel nunca lo puso en producción. El SA-1500 estaba disponible en frecuencias de 200 a 300 MHz. El SA-1500 presentaba un núcleo SA-110 mejorado, un coprocesador en chip llamado Attached Media Processor (AMP) y un controlador de bus de E/S y SDRAM en chip. El controlador de SDRAM admitía SDRAM de 100 MHz, y el controlador de E/S implementaba un bus de E/S de 32 bits que podía funcionar a frecuencias de hasta 50 MHz para conectarse a periféricos y al chip complementario SA-1501.
El AMP implementó un conjunto de instrucciones de palabras largas que contenía instrucciones diseñadas para multimedia, como operaciones de multiplicación-acumulación de números enteros y de punto flotante y aritmética SIMD . Cada palabra de instrucción larga tiene 64 bits de ancho y especifica una operación aritmética y una ramificación o una carga/almacenamiento. Las instrucciones operan sobre operandos de un archivo de registro de 36 bits de 64 entradas y sobre un conjunto de registros de control. El AMP se comunica con el núcleo SA-110 a través de un bus en chip y comparte la caché de datos con el SA-110. El AMP contenía una ALU con un desplazador, una unidad de ramificación, una unidad de carga/almacenamiento, una unidad de multiplicación-acumulación y una unidad de punto flotante de precisión simple . El AMP admitía instrucciones definidas por el usuario a través de un almacén de control escribible de 512 entradas. [22]
El chip complementario SA-1501 proporcionó capacidades adicionales de procesamiento de video y audio y varias funciones de E/S como puertos PS/2, un puerto paralelo e interfaces para varios periféricos.
El SA-1500 contiene 3,3 millones de transistores y mide 60 mm2 . Fue fabricado en un proceso CMOS de 0,28 μm. Utilizaba una fuente de alimentación interna de 1,5 a 2,0 V y 3,3 VI/O, consumiendo menos de 0,5 W a 100 MHz y 2,5 W a 300 MHz. Estaba empaquetado en un encapsulado plano cuádruple de metal de 240 pines o en una matriz de rejilla de bolas de plástico de 256 bolas .
El latch StrongARM es una topología de circuito de latch electrónico propuesta por primera vez [23] [24] por los ingenieros de Toshiba Tsuguo Kobayashi et al. [25] y recibió una atención significativa después de ser utilizada en microprocesadores StrongARM. [23] [24] Se usa ampliamente como un amplificador de detección , un comparador o simplemente un latch robusto con alta sensibilidad. [23] [24]
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