Un serializador/deserializador ( SerDes ) es un par de bloques funcionales que se utilizan comúnmente en comunicaciones de alta velocidad para compensar la entrada/salida limitada. Estos bloques convierten datos entre interfaces de datos en serie y paralelas en cada dirección. El término "SerDes" se refiere de manera genérica a las interfaces utilizadas en diversas tecnologías y aplicaciones. El uso principal de un SerDes es proporcionar transmisión de datos a través de una sola línea o un par diferencial para minimizar la cantidad de pines de E/S e interconexiones.
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La función básica de SerDes se compone de dos bloques funcionales: el bloque PISO (también conocido como convertidor paralelo a serie) y el bloque SIPO (también conocido como convertidor serie a paralelo). Existen 4 arquitecturas SerDes diferentes: (1) SerDes con reloj paralelo, (2) SerDes con reloj integrado, (3) SerDes 8b/10b, (4) SerDes con intercalación de bits.
El bloque PISO (entrada paralela, salida serial) normalmente tiene una entrada de reloj paralela, un conjunto de líneas de entrada de datos y pestillos de datos de entrada. Puede utilizar un bucle de enganche de fase (PLL) interno o externo para multiplicar el reloj paralelo entrante hasta la frecuencia serial. La forma más simple del PISO tiene un solo registro de desplazamiento que recibe los datos paralelos una vez por reloj paralelo y los desplaza a la frecuencia de reloj serial más alta. Las implementaciones también pueden hacer uso de un registro de doble búfer para evitar la metaestabilidad al transferir datos entre dominios de reloj.
El bloque SIPO (entrada en serie, salida en paralelo) normalmente tiene una salida de reloj de recepción, un conjunto de líneas de salida de datos y pestillos de datos de salida. El reloj de recepción puede haberse recuperado de los datos mediante la técnica de recuperación de reloj en serie . Sin embargo, los SerDes que no transmiten un reloj utilizan un reloj de referencia para bloquear el PLL a la frecuencia de transmisión correcta, evitando las frecuencias armónicas bajas presentes en el flujo de datos . A continuación, el bloque SIPO divide el reloj entrante a la frecuencia paralela. Las implementaciones suelen tener dos registros conectados como un búfer doble. Un registro se utiliza para registrar el reloj en el flujo en serie y el otro se utiliza para almacenar los datos para el lado más lento, paralelo.
Algunos tipos de SerDes incluyen bloques de codificación/descodificación. El propósito de esta codificación/descodificación es, por lo general, establecer límites al menos estadísticos en la tasa de transiciones de señal para permitir una recuperación más fácil del reloj en el receptor, proporcionar encuadre y proporcionar equilibrio de CC .
El reloj paralelo SerDes se utiliza normalmente para serializar una entrada de bus paralelo junto con la dirección de datos y las señales de control. El flujo serializado se envía junto con un reloj de referencia. La tolerancia de fluctuación del reloj en el serializador es de 5 a 10 ps rms. [ Aclaración necesaria ]
Un reloj integrado SerDes serializa los datos y el reloj en un único flujo. Primero se transmite un ciclo de señal de reloj, seguido del flujo de bits de datos; esto crea un flanco ascendente periódico al comienzo del flujo de bits de datos. Como el reloj está explícitamente integrado y se puede recuperar del flujo de bits, la tolerancia de fluctuación del reloj del serializador (transmisor) se relaja a 80–120 ps rms, mientras que la disparidad del reloj de referencia en el deserializador puede ser de ±50 000 ppm (es decir, 5 %).
8b/10b SerDes asigna cada byte de datos a un código de 10 bits antes de serializar los datos. El deserializador utiliza el reloj de referencia para monitorear el reloj recuperado del flujo de bits. Como la información del reloj se sintetiza en el flujo de bits de datos, en lugar de incrustarla explícitamente, la tolerancia de fluctuación del reloj del serializador (transmisor) es de 5 a 10 ps rms y la disparidad del reloj de referencia en el deserializador es de ±100 ppm.
Un esquema de codificación común utilizado con SerDes es la codificación 8b/10b . Esto admite el balance de CC, proporciona encuadre y garantiza transiciones frecuentes, lo que permite que un receptor extraiga el reloj incorporado. Los códigos de control permiten el encuadre, generalmente al comienzo de un paquete. Las interfaces laterales paralelas SerDes 8b/10b típicas tienen una línea de reloj, una línea de control y 8 líneas de datos.
Estos bloques de serializador más codificador 8b/10b y deserializador más decodificador se definen en la especificación Gigabit Ethernet .
Otro esquema de codificación común utilizado con SerDes es la codificación 64b/66b . Este esquema proporciona estadísticamente el balance de DC y las transiciones mediante el uso de un codificador. El encuadre se proporciona a través de las transiciones deterministas de los bits de encuadre agregados.
Estos bloques de serializador más codificador 64b/66b y deserializador más decodificador se definen en la especificación Ethernet de 10 Gigabit . El lado de transmisión comprende un codificador 64b/66b, un codificador y una caja de cambios que convierte la señal 66b en una interfaz de 16 bits. Luego, otro serializador convierte esta interfaz de 16 bits en una señal completamente serial.
El SerDes entrelazado de bits multiplexa varios flujos de datos seriales más lentos en flujos seriales más rápidos, y el receptor demultiplexa los flujos de bits más rápidos nuevamente en flujos más lentos.
El Foro de Interconexión Óptica (OIF) ha publicado los Acuerdos de Interoperabilidad (IA) de E/S Eléctricas Comunes (CEI), que han definido seis generaciones de la interfaz eléctrica de SerDes, a 3,125, 6, 10, 28, 56 y 112 Gb/s. La OIF ha anunciado nuevos proyectos a 224 Gb/s. La OIF también publicó tres generaciones anteriores de interfaces eléctricas. Estos IA se han adoptado o adaptado o han influido en las interfaces eléctricas de alta velocidad definidas por IEEE 802.3 , Infiniband , RapidIO , Fibre Channel y muchas otras.